第三章存储系统二课件.ppt

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1、第三章存储系统二第1页，此课件共56页哦1 1、单管、单管MOSMOS动态存储单元电路动态存储单元电路(1)(1)电路组成：一只电路组成：一只MOSMOS管管T T和一个电容和一个电容C C。电容。电容C C用来用来存储电荷，控制管存储电荷，控制管T T用来控制充放电回路用来控制充放电回路的通断。的通断。(2)2)定义定义:当电容当电容C C上充电上充电至高电平至高电平,存入信息为存入信息为1;1;当电容当电容C C放电至低电平放电至低电平,存入信息为存入信息为0 0。v字线字线WWv v T Tv C Cv C Cv 位线位线D D图图3.13 单管单管MOS动态存储单元动态存储单元第2页，

2、此课件共56页哦1 1、单管、单管MOSMOS动态存储单元电路动态存储单元电路(3)(3)工作原理工作原理v 写入：写入：字线字线W加高电平，加高电平，T管导通。管导通。若要写入若要写入1，位线，位线D加加高电平，高电平，D通过通过T对对C充电，充电，电容充有电荷呈高电平电容充有电荷呈高电平V1。若要写入若要写入0，位线，位线D加加低电平，电容低电平，电容C通过通过T对对D放电，呈低电平放电，呈低电平V0。v字线字线WWv v T Tv C Cv C Cv 位线位线D D图图3.13 单管单管MOS动态存储单元动态存储单元第3页，此课件共56页哦(3)(3)工作原理工作原理v 保持：字线保持：

3、字线W加低电平，加低电平，T管截止。管截止。v T T管截止，使电容管截止，使电容C C基本基本没有放电回路。电容上的电没有放电回路。电容上的电荷可以暂时保存约数毫秒，荷可以暂时保存约数毫秒，或维持无电荷的或维持无电荷的0 0状态。但状态。但电容上的电荷总存在泄漏通电容上的电荷总存在泄漏通路，所以需要每隔一定时间，路，所以需要每隔一定时间，对存储内容重写一遍，即对对存储内容重写一遍，即对存存1 1的电容重新充电，称为的电容重新充电，称为动态刷新动态刷新。图图3.13 3.13 单管单管MOSMOS动态存储单元动态存储单元v字线字线WWv v T Tv C Cv C CD Dv 位线位线D D第

4、4页，此课件共56页哦读出：字线读出：字线WW为高电平，为高电平，T T管道通。管道通。v原存原存“1 1”：电容：电容C C经经T T向位向位线线D D放电，使放电，使D D线电平升高；线电平升高；v原存原存“0 0”：位线：位线D D通过通过T T向向电容电容C C放电，放电，D D线电位将降线电位将降低。低。v因为读操作后电容因为读操作后电容C C上的电上的电荷数量将发生变化，为荷数量将发生变化，为“破破坏性读出坏性读出“电路，需要信电路，需要信息读出后息读出后重写重写(或称为再生或称为再生)。重写是随机的。重写是随机的。v字线字线WWv T Tv C C C CD Dv 位线位线D D

5、图图3.13 单管单管MOS动态存储单元动态存储单元第5页，此课件共56页哦1 16 2 15 3 14 4 13 5 12 6 11 7 10 8 92116VBB Din WE RAS A0 A2 A1 VDDVSS CAS Dout A6 A3 A4 A5 VCCA0A0A6A6：地址输入线：地址输入线RASRAS：行地址选通信号线：行地址选通信号线CASCAS：列地址选通信号线：列地址选通信号线WEWE：读写控制信号：读写控制信号DinDin：数据输入线：数据输入线DoutDout：数据输出线：数据输出线V VSSSS：地：地 V VDDDD=+12V =+12V V VCCCC=+5

6、V V=+5V VBBBB=-5V=-5V(2)(2)内部结构图内部结构图3.3.4 3.3.4 动态动态RAMRAM芯片芯片(DRAM)(DRAM)2 2、动态、动态RAMRAM举例举例(2116(2116芯片芯片)(1)(1)外部引脚及功能外部引脚及功能(容量为容量为16K116K1位位)图图3.14 DRAM芯片芯片2116引脚图引脚图第6页，此课件共56页哦R/W控制控制行地址行地址缓冲器缓冲器列地址列地址缓冲器缓冲器行行地地址址译译码码器器64128存储阵列存储阵列64128存储阵列存储阵列128个个输出再生输出再生放大器放大器数据输入数据输入寄存器寄存器数据输出寄数据输出寄存器存器

7、I/O缓冲器缓冲器A6A0DoutDinCASRASWEl21162116芯片芯片(16K1位位)共共16384个单管个单管MOS存储元电路排列成存储元电路排列成128128的的阵列阵列,并将其分为两组并将其分为两组,每组为每组为64行行128列列.列译码器列译码器列译码器列译码器 图图3.15 21162116逻辑结构框图逻辑结构框图第7页，此课件共56页哦R/W控制控制行地址缓行地址缓冲器冲器列地址列地址缓冲器缓冲器行行地地址址译译码码器器64128存储阵列存储阵列64128存储阵列存储阵列128个个输出再生输出再生放大器放大器数据输入寄数据输入寄存器存器数据输出寄数据输出寄存器存器I/O

8、缓冲器缓冲器A6A0DoutDinCASRASWEl21162116芯片芯片16K16K的存储器地址码有的存储器地址码有1414位位,为节省地址线引脚为节省地址线引脚,该芯片只用了该芯片只用了7 7根地址线根地址线,采用分时复用技术采用分时复用技术,分两次把分两次把1414位地址送入芯片位地址送入芯片.RAS.RAS将先出现的将先出现的7 7位地址送至行地址缓冲器位地址送至行地址缓冲器,CAS,CAS将后出现的将后出现的7 7位列地址送至列地址缓冲器位列地址送至列地址缓冲器.列译码器列译码器列译码器列译码器图图3.15 2116逻辑结构框图逻辑结构框图第8页，此课件共56页哦2选选1多多路选择

9、路选择器器12选选1多多路选择路选择器器2。ADDR SELA3-0A10-7A6-4A13-112116RASCASA6-0DINDout1位位WE图图3.16 3.16 行行/列地址转换控制电路列地址转换控制电路 图中，图中，ADDR SEL是行是行/列地址转换控制信号。当它为列地址转换控制信号。当它为0时，时，地址码的低地址码的低7位位A6-0通过多路选择器；当它为通过多路选择器；当它为1时，地址码的高时，地址码的高7位位A13-7通过多路选择器。通过多路选择器。第9页，此课件共56页哦R/W控制控制行地址行地址缓冲器缓冲器列地址缓列地址缓冲器冲器行行地地址址译译码码器器64128存储阵

10、列存储阵列64128存储阵列存储阵列128个个输出再生输出再生放大器放大器数据输入数据输入寄存器寄存器数据输出寄数据输出寄存器存器I/O缓冲器缓冲器A6A0DoutDinCASRASWE行地址由行地址选通信号行地址由行地址选通信号RAS送至行地址缓冲器，经行地址译码器译码后送至行地址缓冲器，经行地址译码器译码后128条行选择线中的一条为高电平；接着，列地址由列地址选通信号条行选择线中的一条为高电平；接着，列地址由列地址选通信号CAS送至列地址缓冲器，经列地址译码器译码后送至列地址缓冲器，经列地址译码器译码后128条列选择线中的一条为高条列选择线中的一条为高电平。行、列交叉点的存储单元被选中。电

11、平。行、列交叉点的存储单元被选中。列译码器列译码器列译码器列译码器图图3.15 2116逻辑结构框图逻辑结构框图第10页，此课件共56页哦R/W控制控制行地址缓行地址缓冲器冲器列地址列地址缓冲器缓冲器行行地地址址译译码码器器64128存储阵列存储阵列64128存储阵列存储阵列128个个输出再生输出再生放大器放大器数据输入数据输入寄存器寄存器数据输出数据输出寄存器寄存器I/O缓冲器缓冲器A6A0DoutDinCASRASWE当当WE为高电平时，为读操作，把为高电平时，为读操作，把14位地址所指定单元中的数据通过位地址所指定单元中的数据通过I/O缓冲器送到缓冲器送到Dout端；当端；当WE为低电平

12、时，为写操作，为低电平时，为写操作，DIN端的数据通过端的数据通过I/O输入，经输入，经I/O缓冲器写入到指定单元中。缓冲器写入到指定单元中。列译码器列译码器列译码器列译码器图图3.15 2116逻辑结构框图逻辑结构框图第11页，此课件共56页哦读出读出再生再生放大器放大器读出读出再生再生放大器放大器读出读出再生再生放大器放大器一一行行为为128个个存存储储元元件件行行选选1行行选选264行地址选择行地址选择64行地址选择行地址选择图图3.17 DRAM2116存储阵列图存储阵列图列选列选1列选列选2列选列选128I/O缓冲缓冲器器输入输入输出输出DinDout128列列地地址址选选择择第12

13、页，此课件共56页哦v每根行选择线控制每根行选择线控制128个存储单元电路的字线；个存储单元电路的字线；每根列选择线控制读出再生放大器与每根列选择线控制读出再生放大器与I/O缓冲缓冲器的接通，即控制数据的读出与写入。器的接通，即控制数据的读出与写入。v读出时，行地址经行地址译码器选中某一根读出时，行地址经行地址译码器选中某一根行线，接通此行上的行线，接通此行上的128128个存储电路中的个存储电路中的MOSMOS管，使电容存储信息分别送到管，使电容存储信息分别送到128128个读出个读出再生放大器。再生放大器。读出再生放大器的作用是对读读出再生放大器的作用是对读出信号进行放大并送回原电路出信号

14、进行放大并送回原电路。由于是破坏。由于是破坏性读出，经读出再生放大器的重写可保持原性读出，经读出再生放大器的重写可保持原有信息不变。有信息不变。当列地址经列译码器译码选中某根列线，接当列地址经列译码器译码选中某根列线，接通相应列控制门，将该列读出放大器的信息通相应列控制门，将该列读出放大器的信息送送I/OI/O缓冲器经数据输出寄存器输出到缓冲器经数据输出寄存器输出到DBDB。第13页，此课件共56页哦v写入时写入时,首先将要写的信息经首先将要写的信息经I/OI/O缓冲器送入缓冲器送入被列选的读出再生放大器中被列选的读出再生放大器中,然后再写入行、然后再写入行、列同时被选中的存储单元列同时被选中

15、的存储单元.v 可知可知:当某存储单元被选中进行读当某存储单元被选中进行读/写操作时写操作时,该单元所在行的其余该单元所在行的其余127127个存储电路也将在个存储电路也将在一一个存取周期内自动个存取周期内自动进行一次进行一次读出再生读出再生操作操作.第14页，此课件共56页哦3.3.4 3.3.4 动态动态RAMRAM芯片芯片(DRAM)(DRAM)3 3、DRAMDRAM的刷新的刷新 刷新的原因：刷新的原因：电容电荷泄放会引起信息丢电容电荷泄放会引起信息丢失。失。刷新的定义：刷新的定义：为维持为维持DRAM存储单元的存存储单元的存储信息，通常每隔一个最大刷新周期就必储信息，通常每隔一个最大

16、刷新周期就必须对存储体中所有记忆单元的栅极电容补须对存储体中所有记忆单元的栅极电容补充一次电荷，即使许多记忆单元长期未被充一次电荷，即使许多记忆单元长期未被访问也是如此，这个过程称为刷新。访问也是如此，这个过程称为刷新。第15页，此课件共56页哦3.3.4 3.3.4 动态动态RAMRAM芯片芯片(DRAM)(DRAM)3 3、DRAMDRAM的刷新的刷新 刷新方法：采用刷新方法：采用“读出读出”方式方式 单管动态单管动态RAMRAM刷新过程：存储器芯片本身刷新过程：存储器芯片本身有读出后重写的再生功能。有读出后重写的再生功能。以行为单位以行为单位，读出，读出一行中全部单元的数据，经信号放大后

17、同时全一行中全部单元的数据，经信号放大后同时全部写回。即部写回。即设置刷新地址寄存器，提供刷新地设置刷新地址寄存器，提供刷新地址址(刷新的行号刷新的行号)，发送行选通信号，发送行选通信号RASRAS给读命令，给读命令，即可刷新一行。然后，刷新地址计数器加即可刷新一行。然后，刷新地址计数器加1 1，每，每个计数循环对芯片各行刷新一遍。个计数循环对芯片各行刷新一遍。刷新间隔刷新间隔(最大刷新周期最大刷新周期)：整个存储器全部：整个存储器全部刷新一遍所允许的最大时间间隔，根据栅极电刷新一遍所允许的最大时间间隔，根据栅极电容上电荷的泄放速度决定。通常为容上电荷的泄放速度决定。通常为2ms2ms。第16

18、页，此课件共56页哦 a)a)集中刷新方式集中刷新方式(Burst Refresh)(Burst Refresh)在在2ms(40002ms(4000个存取周期个存取周期)的刷新间隔内的刷新间隔内,前前0-38720-3872个周期内进行读写个周期内进行读写或保持或保持,后后128128个周期个周期集中集中安排刷新操作安排刷新操作.01238703871 38723873399901读读/写写/保持保持刷新刷新读读/写写tctctctctctctctctcXYZVW0112738723872读读/写周期写周期 (1396us)(1396us)128 128读写周期读写周期 (64us)(64u

19、s)刷新周期（刷新周期（2ms2ms）刷新方式刷新方式 刷新周期刷新周期:刷新一行所需时间刷新一行所需时间,等于一个读等于一个读/写写(存取存取)周期周期.设读设读/写周期写周期(tm)(tm)为为0.5us=500ns,0.5us=500ns,若若DRAMDRAM芯片的行数为芯片的行数为128128行行,则刷则刷新周期数新周期数=芯片行数芯片行数=128=128,刷新时间刷新时间=存储矩阵行数存储矩阵行数刷新周期刷新周期周期序号周期序号地址序号地址序号图图3.18 集中集中刷新时间安刷新时间安排示意图排示意图第17页，此课件共56页哦 b)b)分布式刷新分布式刷新(Distributed R

20、efresh)(Distributed Refresh)将每个存取周期分为两部分将每个存取周期分为两部分,前半周期用于正常读前半周期用于正常读/写写/保持保持,后半期后半期用于刷新用于刷新,即将各个刷新周期分散地安排在各个读写周期内进行即将各个刷新周期分散地安排在各个读写周期内进行.其优点是其优点是控制简单控制简单,主存工作没有死时间主存工作没有死时间;缺点是没有充分利用所允许的最大刷新时缺点是没有充分利用所允许的最大刷新时间间隔间间隔,刷新过于频繁刷新过于频繁,主存利用率低主存利用率低,工作速度约降低一半工作速度约降低一半.R/W R/W X XR/W R/W Y YR/W R/W Z ZR

21、/W R/W S SR/W R/W T TR/W R/W U UR/W R/W V VREF REF 0 0REF REF 1 1REF REF 2 2REF REF 126126REF REF 127127REF REF 0 0REF REF 1 1t twrwrt t r rt tc c刷新周期刷新周期128128个系统周期（个系统周期（128us128us）图图3.19 分布式刷新时间安排示意图分布式刷新时间安排示意图 优点是刷新时间固定优点是刷新时间固定,存储器读存储器读/写周期时间不受影响写周期时间不受影响,存取速度存取速度较高较高;缺点为在集中刷新操作期间不能访问存储器缺点为在集中

22、刷新操作期间不能访问存储器,称其为称其为“死死时间时间”.第18页，此课件共56页哦c)c)异步式刷新异步式刷新 按照芯片行数决定所需刷新周期数按照芯片行数决定所需刷新周期数,并分散安排在并分散安排在2ms的最大刷新的最大刷新周期中周期中,即即:相邻两行的刷新间隔相邻两行的刷新间隔=最大刷新间隔时间最大刷新间隔时间行数行数 在上例中每隔在上例中每隔2ms/128=15.625us时间间隔刷新一次即可时间间隔刷新一次即可.取存取存取周期的整数倍取周期的整数倍,则每隔则每隔15.5us时间间隔刷新一次时间间隔刷新一次,在在15.5us前前15us(30个存取周期个存取周期)用于正常的存储器访问用于

23、正常的存储器访问,后后0.5us用于刷新用于刷新.优点优点是兼有以上两者的优点是兼有以上两者的优点,对主存的利用率和工作速度影响最小对主存的利用率和工作速度影响最小,死时死时间较短间较短;缺点为控制上稍复杂缺点为控制上稍复杂.tc0.5us0.5ustc0.5usW/RW/R W/RW/RREFW/RW/RW/RW/RREF15.5usus15.5图图3.20 异步式时间安排示意图异步式时间安排示意图 第19页，此课件共56页哦v4.DRAM DRAM刷新中注意的几个问题刷新中注意的几个问题 (1)刷新对刷新对CPU是透明的；是透明的；(2)刷新地址通常是一行一行进行，每一行中刷新地址通常是一

24、行一行进行，每一行中各记忆单元同时被刷新，故刷新操作仅需要各记忆单元同时被刷新，故刷新操作仅需要行地址，不需要列地址；行地址，不需要列地址；(3)刷新操作类似于读出操作，但又有所不同。刷新操作类似于读出操作，但又有所不同。因为刷新操作仅对栅极电容补充电荷，不需因为刷新操作仅对栅极电容补充电荷，不需要信息输出。另外，刷新时不需要加片选信要信息输出。另外，刷新时不需要加片选信号，即整个存储器的所有芯片同时被刷新；号，即整个存储器的所有芯片同时被刷新；(4)因为所有芯片同时被刷新，所以在考虑刷因为所有芯片同时被刷新，所以在考虑刷新问题时，新问题时，应从单个芯片的存储容量着手，应从单个芯片的存储容量着

25、手，而不是从整个存储器的容量着手，见下例而不是从整个存储器的容量着手，见下例。第20页，此课件共56页哦v练习题：有一个练习题：有一个16K16的存储器，用的存储器，用1K41K4位的位的DRAMDRAM芯芯片片(内部结构为内部结构为646416)构成构成，设读设读/写周期为写周期为0.1us，问：，问：采用异步刷新方式，如果最大刷新间隔不超过采用异步刷新方式，如果最大刷新间隔不超过2ms，则，则相邻两行的刷新时间间隔是多少？对所有存储单元刷相邻两行的刷新时间间隔是多少？对所有存储单元刷新一遍所需的新一遍所需的实际刷新时间实际刷新时间是多少？是多少？解解：采用异步刷新方式采用异步刷新方式,在在

26、2ms时间内分散地把芯片时间内分散地把芯片64行行刷新一遍刷新一遍.相邻两行的刷新间隔相邻两行的刷新间隔=最大刷新间隔最大刷新间隔/行数行数=2ms/64=31.25us,即可取刷新信号周期为即可取刷新信号周期为31us.对全部存储单元刷新一遍所需的实际刷新时间对全部存储单元刷新一遍所需的实际刷新时间=0.1us64=6.4us 第21页，此课件共56页哦5 5、动态存储器与静态存储器的比较动态存储器与静态存储器的比较 (1)DRAM(1)DRAM需要刷新；需要刷新；(2)SRAM(2)SRAM存取速度快、集成度低、功耗大、存取速度快、集成度低、功耗大、价格高，一般作容量不大的高速存储器；价格

27、高，一般作容量不大的高速存储器；DRAMDRAM集成度高、功耗小，但存取速度慢，一集成度高、功耗小，但存取速度慢，一般用作主存；般用作主存；(3)3)共同特点是均为易失性存储器共同特点是均为易失性存储器。第22页，此课件共56页哦(4)DRAM(4)DRAM芯片和芯片和SRAMSRAM芯片的对外连接信号有所不同：芯片的对外连接信号有所不同：v SRAMSRAM芯片芯片(如如Intel 2114)Intel 2114)的引脚为：的引脚为：地址线地址线-Ai-Ai 数据线数据线-I/Oi-I/Oi 片选线片选线-CS-CS 读写控制线读写控制线-WE-WE 电源线：电源线：Vcc-+5VVcc-+

28、5V，工作电源工作电源 GND-GND-地地 DRAM DRAM芯片芯片(如如Intel Intel 2116)2116)的引脚为：的引脚为：地址线地址线-Ai-Ai 数据线数据线-Din-Din和和DoutDout 行地址选通线行地址选通线-RAS-RAS 列地址选通线列地址选通线-CAS-CAS 读写控制线读写控制线-WE-WE 电源线：电源线：Vcc-+5VVcc-+5V，工作电源工作电源 GND-GND-地地注意：注意：DRAMDRAM芯片地址线引芯片地址线引脚只有一半；没有脚只有一半；没有CSCS引脚，引脚，在存储器扩展时用在存储器扩展时用RASRAS代替。代替。第23页，此课件共5

29、6页哦v例：右图是某存储器芯片的引脚图，回答例：右图是某存储器芯片的引脚图，回答:(:(1)1)此芯片的类此芯片的类型型(RAM(RAM还是还是ROM)ROM)？它的容量是多少？它的容量是多少？v(2)(2)若地址线增加若地址线增加 一根，存储芯片的一根，存储芯片的 容量将增加多少？容量将增加多少？(3)(3)它是否需要刷新？它是否需要刷新？为什么？为什么？VccVccCASDoutA7A6A5A4A3NCDinWERASA2 A1A0GND图图3.21 某存储器芯片的引脚图某存储器芯片的引脚图第24页，此课件共56页哦v练习：某练习：某DRAMDRAM芯片其容量为芯片其容量为16K116K1

30、位，除位，除电源端、刷新线和接地端外，该芯片的最小电源端、刷新线和接地端外，该芯片的最小引脚数目应为引脚数目应为()()。A.16 B.12 C.18 D.19A.16 B.12 C.18 D.19 练习：动态练习：动态RAMRAM的刷新，是以的刷新，是以()()为单位为单位进行的。进行的。A.A.存储单元存储单元 B.B.行行 C.C.列列 D.D.存储位存储位第25页，此课件共56页哦 练习：试用练习：试用Intel 2116构成构成64K X 8bit的存储器，的存储器，该存储器采该存储器采用奇偶校验用奇偶校验。Intel 2116Intel 2116的逻辑符号如下图所示。的逻辑符号如下

31、图所示。(1)求共需要多少片求共需要多少片2116芯片？芯片？(2)画出存储体连接示意图；画出存储体连接示意图；(3)写出各芯片写出各芯片RAS*和和CAS*的形成条件；的形成条件；(4)若芯片内部存储元排列成若芯片内部存储元排列成128 X 128的矩阵，芯片刷新周期的矩阵，芯片刷新周期2ms，采用异步刷新方式，问存储器的刷新信号周期是多少，采用异步刷新方式，问存储器的刷新信号周期是多少？RAS*CAS*RAS*CAS*A6A6A0A0WE*WE*16K X 1bit16K X 1bitDin DoutDin Dout注意：因为注意：因为DRAM芯片和芯片和SRAM芯片在结构上的不同，所以用

32、芯片在结构上的不同，所以用不同芯片进行容量扩充时，在存储体连接方法、片选信号的逻辑不同芯片进行容量扩充时，在存储体连接方法、片选信号的逻辑表达式等方面也存在差异，见下例。表达式等方面也存在差异，见下例。第26页，此课件共56页哦v解题要点：解题要点：(1)用用DRAM芯片组成存储器时，由于芯片组成存储器时，由于需要行需要行/列转换的硬件电路，故通常只画存储体列转换的硬件电路，故通常只画存储体的构成，而不画与的构成，而不画与CPU的连接的连接;(2)DRAM芯片没芯片没有片选信号有片选信号CS，而用，而用RAS*、CAS*兼作片选，兼作片选，需要写出需要写出RAS*、CAS*的形成逻辑。的形成逻

33、辑。v解答解答:(1)16K X 1位作位作9片位扩展得片位扩展得16K X 9(存存储器采用奇偶校验位储器采用奇偶校验位)的小组；再用的小组；再用4组进行字扩组进行字扩展得展得64K X 9的存储器。的存储器。第27页，此课件共56页哦 (2)地址范围：地址范围：起始地址起始地址 末地址末地址 第第1小组：小组：0000 0000 0000 0000 0011 1111 1111 1111 第第2小组：小组：0100 0000 0000 0000 0111 1111 1111 1111 第第3小组：小组：1000 0000 0000 0000 1011 1111 1111 1111 第第4小

34、组：小组：1100 0000 0000 0000 1111 1111 1111 1111 (3)RAS*有效时，有效时，A60即行地址锁存；即行地址锁存；CAS*迟后于迟后于RAS*有有效，将效，将A137锁存。锁存。RAS*和和CAS*应分时出现且应分时出现且RAS*在先在先CAS*在后，分别与时间因素在后，分别与时间因素t1,t2有关。有关。RAS*和和CAS*的形成的形成条件如下：条件如下：RAS0*=(A15*A14*t1)*RAS1*=(A15*A14 t1)*RAS2*=(A15A14*t1)*RAS3*=(A15A14 t1)*CAS0*=(A15*A14*t2)*CAS1*=(

35、A15*A14 t2)*CAS2*=(A15A14*t2)*CAS3*=(A15A14 t2)*第28页，此课件共56页哦16K X 116K X 11 12 23 34 45 56 67 78 89 9WE*WE*RASRAS3 3*CAS*CAS3 3*A6A0A6A0（A13A7A13A7）16K X 116K X 1WE*WE*DoutDoutD8D0D8D0RASRAS2 2*CAS*CAS2 2*R/WR/WDinDinWE*WE*16K X 116K X 116K X 116K X 1RASRAS0 0*CAS*CAS0 0*RASRAS1 1*CAS*CAS1 1*WE*WE*

36、Y0Y0Y1Y1Y2Y2Y3Y3A14A14A15A15与与与与t1 t1t2t2RASRAS0 0*CASCAS0 0*t2=t1+tt2=t1+t第29页，此课件共56页哦6 6、RAMRAM的奇偶校验电路的奇偶校验电路v 为检测存储过程中为检测存储过程中 的错误，的错误，RAMRAM中最中最 常用的是奇偶校验法。常用的是奇偶校验法。v 例：用例：用DRAMDRAM 4164 4164芯片芯片(64K(64K1位位)组成组成64KB64KB存储器的存储器的 奇偶校验电路如右图奇偶校验电路如右图 所示。所示。DINDOUT41641DINDINDOUTD7D089ABCDEFGH图图3.22

37、 RAM的奇偶校验电路的奇偶校验电路。1XMEMREVENLS280ODDUODDRAM ADDR SELI第30页，此课件共56页哦6 6、RAMRAM的奇偶校验电路的奇偶校验电路v 该存储器由该存储器由9 9片片41644164组成，组成，其中其中18片组成片组成64K8存储存储器，第器，第9 9片用来作奇偶校验。片用来作奇偶校验。v 74LS280有有9 9个输入端个输入端 (A(AI)和两个互非的输出端和两个互非的输出端 (EVEN、ODD)。其作用是其作用是生成奇偶校验位以及奇偶生成奇偶校验位以及奇偶校验。校验。以奇校验为例，当以奇校验为例，当输入端输入端1的个数为偶数时，的个数为偶

38、数时，EVEN为高电平，为高电平，ODD为为低电平；当输入端低电平；当输入端1的个数的个数为奇数时，为奇数时，EVEN为低电平，为低电平，ODD为高电平。为高电平。DINDOUT41641DINDINDOUTD7D089ABCDEFGH图图3.22 RAM的奇偶校验电路的奇偶校验电路。1XMEMREVENLS280ODDUODDRAM ADDR SELI第31页，此课件共56页哦6 6、RAMRAM的奇偶校验电路的奇偶校验电路v 奇偶校验奇偶校验(以奇校验位例以奇校验位例)的原理是：的原理是：写操作时写操作时(生成奇校验位生成奇校验位)，存储器读信号存储器读信号 XMEMR=1，使，使LS28

39、0的的I输入端为输入端为0，当，当8位数据中位数据中1的个数为偶数时，在第的个数为偶数时，在第9片片4164的相应单元写入的相应单元写入1，否则写入否则写入0。DINDOUT41641DINDINDOUTD7D089ABCDEFGH图图3.22 RAM的奇偶校验电路的奇偶校验电路。1XMEMREVENLS280ODDUODDRAM ADDR SELI第32页，此课件共56页哦6 6、RAMRAM的奇偶校验电路的奇偶校验电路v 奇偶校验奇偶校验(以奇校验位例以奇校验位例)的原理是：的原理是：读操作时读操作时(奇校验奇校验)，存储器读信号，存储器读信号 XMEMR=0，若所存的，若所存的8位位数据

40、没有发生读错误，数据没有发生读错误，ODD=1，UODD=0；若发生读；若发生读错误，错误，ODD=1，UODD=0。即。即UODD的输出即可判断有无奇偶的输出即可判断有无奇偶错误。错误。DINDOUT41641DINDINDOUTD7D089ABCDEFGH图图3.22 RAM的奇偶校验电路的奇偶校验电路。1XMEMREVENLS280ODDUODDRAM ADDR SELI第33页，此课件共56页哦3.3.43.3.4半导体只读存储器芯片半导体只读存储器芯片 半导体存储器中的半导体存储器中的RAMRAM为易失性存储器为易失性存储器,而而ROMROM为非易失性存储器为非易失性存储器.1.1.

41、掩模型只读存储器掩模型只读存储器MROM(Masked Read-MROM(Masked Read-Only Memory)Only Memory)v MROM MROM的内容是半导体制造厂按用户要求在芯的内容是半导体制造厂按用户要求在芯片生产过程中将信息直接写入且写入后内容无片生产过程中将信息直接写入且写入后内容无法改变法改变.v MROM MROM中的记忆单元可采用二极管、电阻、中的记忆单元可采用二极管、电阻、MOSMOS管等作为耦合元件管等作为耦合元件.通常耦合处有元件表示通常耦合处有元件表示存储存储“1 1”信息信息,无元件表示存储无元件表示存储“0 0”信息信息.第34页，此课件共5

42、6页哦vMROMMROM例图例图(32(32字字X8X8位位)V VC CA0 A0 0 0A1A1 W0W0 1 W11 W1A4 A4 31 W3131 W31 D D0 0 D D1 1 D D7 7地地址址译译码码器器在以上矩阵中在以上矩阵中,在行和列的交点处在行和列的交点处,既可有耦合元件既可有耦合元件MOSMOS管管(存储信存储信息息“1”),也可没有也可没有(存储信息存储信息“0”).图图3.23 MROM3.23 MROM例图例图(32(32字字X8X8位位)第35页，此课件共56页哦3.3.43.3.4半导体只读存储器芯片半导体只读存储器芯片2.2.可编程可编程(一次编程型一

43、次编程型)只读存储器只读存储器PROM(Programmable Read-Only Memory)PROM(Programmable Read-Only Memory)vPROMPROM产品出厂时产品出厂时,所有记忆单元均制成所有记忆单元均制成“0 0”或或“1 1”,用户可以根据需要自行将其中某些记用户可以根据需要自行将其中某些记忆单元改为忆单元改为“1 1”(或改为或改为“0 0”).).v 分为分为:破坏型和熔丝型破坏型和熔丝型.v 对对PROMPROM的写入是不可逆的的写入是不可逆的,所以只能进行一次所以只能进行一次性写入性写入.第36页，此课件共56页哦字地址字地址译码器译码器A0

44、A1Vcc读写读写读写读写D0D1D2D3图图3.24 3.24 熔丝型熔丝型PROMPROM原理图原理图熔丝未断为熔丝未断为1熔丝烧断为熔丝烧断为0第37页，此课件共56页哦3.3.43.3.4半导体只读存储器芯片半导体只读存储器芯片 3.3.可擦可编程只读存储器可擦可编程只读存储器EPROM(Erasable EPROM(Erasable Programmable ROM)Programmable ROM)v 能多次修改能多次修改ROMROM中的内容；中的内容；v 分为紫外线擦除分为紫外线擦除(UVEPROM)(UVEPROM)和电擦除和电擦除(EEPROM)(EEPROM)两种；两种；v

45、 UVEPROMUVEPROM需用紫外线照射需用紫外线照射,故只能整个芯片擦故只能整个芯片擦除除,不能对存储单元单独擦除不能对存储单元单独擦除;v EEPROM EEPROM采用电气方法采用电气方法,在联机条件下实现局在联机条件下实现局部部/全局擦写全局擦写.第38页，此课件共56页哦3.3.43.3.4半导体只读存储器芯片半导体只读存储器芯片 4.4.闪速存储器闪速存储器(Flash Memory)(Flash Memory)1983 1983年推出年推出,在在EPROMEPROM与与EEPROMEEPROM基础上发展起基础上发展起来的新型电可擦除非挥发性存储器件来的新型电可擦除非挥发性存储

46、器件;具有具有EPROMEPROM的集成度高的优点的集成度高的优点,又有又有EEPROMEEPROM电可电可擦除的特点擦除的特点;目前唯一具有大容量、非易失性、价格低、可在目前唯一具有大容量、非易失性、价格低、可在线改写和高速度线改写和高速度(读读)等特性的存储器等特性的存储器.第39页，此课件共56页哦小结：小结：v 半导体存储器包括半导体随机存储器半导体存储器包括半导体随机存储器(RAM)和半导体只读存储和半导体只读存储器器(ROM)；v RAM多用多用MOS型电路组成型电路组成,MOS RAM按电路结构不同又分按电路结构不同又分为静态为静态RAM(SRAM)和动态和动态RAM(DRAM)

47、；v RAM是可读、可写的存储器是可读、可写的存储器,CPU可以对可以对RAM的内容随机地的内容随机地读写访问读写访问,但是易失性存储器；但是易失性存储器；vROM是只能随机读出而不能写入的存储器是只能随机读出而不能写入的存储器,用于存放不需改变用于存放不需改变的信息的信息,如系统程序如系统程序,非易失性存储器；非易失性存储器；vROM结构比结构比RAM简单、集成度高、功耗低、可靠性高简单、集成度高、功耗低、可靠性高.第40页，此课件共56页哦v例例:EPROM:EPROM是指是指().().vA.A.只读存储器只读存储器vB.B.可编程的只读存储器可编程的只读存储器vC.C.可擦洗可编程的只

48、读存储器可擦洗可编程的只读存储器v 例例:下列说法中下列说法中()()是正确的是正确的.v A.EPROM A.EPROM是可改写的是可改写的,因而也是随机存储器因而也是随机存储器的一种的一种v B.EPROMB.EPROM是可改写的是可改写的,但它不能作为随机存但它不能作为随机存储器储器vC.EPROMC.EPROM只能改写一次只能改写一次,故不能作为随机存故不能作为随机存储器储器第41页，此课件共56页哦第三章第三章 存储系统存储系统 存储器概述存储器概述主存储器的基本构造和操作主存储器的基本构造和操作 主存储器组织主存储器组织 高速缓冲存储器高速缓冲存储器CacheCache 高速存储器

49、高速存储器半导体存储器芯片半导体存储器芯片虚拟存储器虚拟存储器第42页，此课件共56页哦3.4 3.4 主存储器组织主存储器组织v 主存储器通常分为随机存储器主存储器通常分为随机存储器(RAM)(RAM)和只读和只读存储器存储器(ROM)(ROM)两大部分两大部分,RAMRAM和和ROMROM在主存中在主存中是统一编址是统一编址的的.RAM.RAM用来存放用户程序和数据用来存放用户程序和数据;ROM;ROM用来存放系统程序用来存放系统程序.v 在介绍了三类常用的半导体存储器芯片在介绍了三类常用的半导体存储器芯片(SRAM,DRAM(SRAM,DRAM和和ROM)ROM)之后之后,讨论如何用存储

50、讨论如何用存储芯片组成一个实际的存储器芯片组成一个实际的存储器.v 当内存容量较小时当内存容量较小时,如几十如几十KBKB以内以内,多选用多选用SRAM;SRAM;当容量较大时当容量较大时,如如1MB1MB以上时以上时,多选用多选用DRAM;DRAM;如果主存中有固化区如果主存中有固化区,就需要就需要ROMROM芯片芯片.第43页，此课件共56页哦v存储器容量扩展有位扩展、字扩展和字位同时扩存储器容量扩展有位扩展、字扩展和字位同时扩展展3种种.v注意用存储器芯片构成存储器的关键是地址空间注意用存储器芯片构成存储器的关键是地址空间分配和片选逻辑的形成分配和片选逻辑的形成.v 由存储器芯片构成存储