第4章主存储器新课件.ppt

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1、第4章主存储器新1第1页，此课件共54页哦4.14.1存储器处于全机中心地位存储器处于全机中心地位存储器：存放计算机程序和数据的设备存储器：存放计算机程序和数据的设备存储系统：包括存储器以及管理存储器的软硬件存储系统：包括存储器以及管理存储器的软硬件和相应的设备和相应的设备.1.计算机执行的程序和数据均放在存储器中。计算机执行的程序和数据均放在存储器中。2.采用了直接存储器存取采用了直接存储器存取(DMA)和输入输出通道技术和输入输出通道技术.3.共享存储器的多处理机共享存储器的多处理机.第2页，此课件共54页哦4.2主存储器的分类主存储器的分类按存储介质分按存储介质分l半导体存储器、磁表面存

2、储器、光存储器半导体存储器、磁表面存储器、光存储器按读写性质分按读写性质分1.随机读写存储器（随机读写存储器（random access memory,RAM）静态随机存储器（静态随机存储器（SRAM）；）；动态随机存储器（动态随机存储器（DRAM）由于它们存储的内容断电则消失故称为由于它们存储的内容断电则消失故称为易失性存储器易失性存储器2.只读存储器（只读存储器（read-only memory,ROM）掩膜型掩膜型ROM可编程的可编程的ROM(programmable ROM,PROM)可擦写的可擦写的PROM(erasable PROM，EPROM)电可擦写的电可擦写的PROM(ele

3、ctrically EPROM,EEPROM)由于其内容断电也不消失故称为由于其内容断电也不消失故称为非易失性存储器非易失性存储器第3页，此课件共54页哦4.3 存储器的主要技术指标存储器的主要技术指标存储周期存储周期(memory cycle time)：连续启动两次独立连续启动两次独立的存储器操作所需间隔的最小时间的存储器操作所需间隔的最小时间.主要技术指标有主要技术指标有:主存容量主存容量,存储器存储时间和存存储器存储时间和存储周期储周期.存储容量存储容量(memory capacity)：存放信息的总数，通常以字存放信息的总数，通常以字(word,字寻址字寻址)或字节或字节(Byte,

4、字节寻址字节寻址)为单位表示存储单元的为单位表示存储单元的总数总数.微机中都以字节寻址微机中都以字节寻址,常用单位为常用单位为KB、MB、GB、TB。存储器存储时间存储器存储时间(memory access time)：启动一启动一次存储器操作到完成该操作所经历的时间。次存储器操作到完成该操作所经历的时间。第4页，此课件共54页哦4.4主存储器的基本操作主存储器用来暂时存储CPU正在使用的指令和数据,它和CPU的关系最为密切。CPU通过使用AR（地址寄存器）和DR（数码寄存器）和总线与主存进行数据传送。为了从存储器中取一个信息字，CPU必须指定存储器字地址并进行“读操作。CPU需要把信息字的地

5、址送到AR，经地址总线送往主存储器.同时，CPU应用控制线（read）发一个“读”请求.此后，CPU等待从主存储器发来的回答信号通知CPU读”操作完成。主存储器通过ready线做出回答，若ready信号为“1”，说明存储字的内容已经读出，并放在数据总线上，送入DR。这时“取”数操作完成。第5页，此课件共54页哦为了“存一个字到主存，CPU先将信息字在主存中的地址经AR送地址总线，并将信息字送DR,同时发出写命令。主存储器从数据总线接收到信息字并按地址总线指定的地址存储，然后经ready线发回存储器操作完成信号,这时存数操作完成。第6页，此课件共54页哦4.5 读读/写存储器（随机存储器写存储器

6、（随机存储器RAM）静态存储器静态存储器SRAMSRAM 依靠双稳态电路内部交叉反馈的机制存储信依靠双稳态电路内部交叉反馈的机制存储信息。息。功耗较大功耗较大,速度快速度快,作作CacheCache。动态存储器动态存储器DRAMDRAM 依靠电容存储电荷的原理存储信息。依靠电容存储电荷的原理存储信息。功耗较小功耗较小,容量大容量大,速度较快速度较快,作主存。作主存。第7页，此课件共54页哦第8页，此课件共54页哦第9页，此课件共54页哦第10页，此课件共54页哦第11页，此课件共54页哦第12页，此课件共54页哦2.动态随机存储器动态随机存储器DRAM1.存储单元和存储器原理存储单元和存储器原

7、理（1）三管存储单元（三管存储单元（1K位存储器）位存储器）读出：读出：读出数据线高电读出数据线高电位。读出选择线位。读出选择线高电位，高电位，T3导通。导通。若：若：C存有电荷，存有电荷，T2导通，读出数导通，读出数据线通过据线通过T3,T2接接地，地，读出电压为读出电压为低电平。低电平。若若C无电荷，则无电荷，则T2截止，截止，读出数读出数据线无变化据线无变化。第13页，此课件共54页哦2.动态随机存储器动态随机存储器DRAM1.存储单元和存储器原理存储单元和存储器原理（1）三管存储单元写入：写入：写入数据线加写写入数据线加写入信号。写入选入信号。写入选择线加高电位，择线加高电位，T1导通

8、，导通，C随写随写入信号而充电或入信号而充电或放电。放电。若若T1截止，截止，C的的电压保持不变。电压保持不变。第14页，此课件共54页哦2.动态随机存储器动态随机存储器DRAM1.存储单元和存储器原理存储单元和存储器原理（2）单管存储单元 （4K位）写入：写入：字线为字线为高电平高电平,T导通。若数据线为导通。若数据线为低（写低（写1）且）且Cs上无上无电荷，则电荷，则Vdd通过通过T对对Cs充电。充电。若数据线为高（写若数据线为高（写0）且）且Cs上有电荷，则上有电荷，则Cs 通过通过T放电。放电。若写入数据与原存数据若写入数据与原存数据相同，则相同，则Cs 上电荷保上电荷保持不变。持不变

9、。第15页，此课件共54页哦2.动态随机存储器动态随机存储器DRAM1.存储单元和存储器原理存储单元和存储器原理（2）单管存储单元读出：数据线预充电读出：数据线预充电为为高电平高电平,当字线来高电当字线来高电平，平，T导通。若导通。若Cs上上有电荷，则通过有电荷，则通过T放放电，使数据线电位下降。电，使数据线电位下降。若若Cs上无电荷，数据上无电荷，数据线无电位变化。线无电位变化。在数据线上接一个读在数据线上接一个读出放大器可检测出出放大器可检测出Cs上电荷的变化情况。判上电荷的变化情况。判定存定存“0”还是还是“1”。第16页，此课件共54页哦继继4K位动态存储器之后，又出现了位动态存储器之

10、后，又出现了16K位、位、64K位、位、和和4M位的存储器。采用单管电路。位的存储器。采用单管电路。优点：线路简单，面积小，速度快。优点：线路简单，面积小，速度快。缺点：读出是破坏性的。缺点：读出是破坏性的。读出后要对单元进行读出后要对单元进行“重写重写”以恢复原信息。以恢复原信息。需要高灵敏度的读出放大器。需要高灵敏度的读出放大器。下面以16KX1动态存储器为例介绍其原理。第17页，此课件共54页哦第18页，此课件共54页哦（2）再生）再生再生（刷新）：为保证再生（刷新）：为保证DRAM存储信息不遭破坏，必存储信息不遭破坏，必须在电荷漏掉以前，进行充电，以恢复原来的电荷，这一须在电荷漏掉以前

11、，进行充电，以恢复原来的电荷，这一充电过程称为充电过程称为再生再生或或刷新刷新。DRAM的刷新一般应在的刷新一般应在2ms的时间内进行一的时间内进行一次。次。SRAM是以双稳态电路为存储单元的，因此不需是以双稳态电路为存储单元的，因此不需刷新。刷新。第19页，此课件共54页哦读出放大器原理：读出放大器原理：右图触发器在无外右图触发器在无外力作用下，力作用下，D,D必有必有一个高电平，一个低一个高电平，一个低电平。若将电平。若将D,D短路，短路，则则D,D有相等的电位。有相等的电位。断开后，断开后，D,D状态不状态不定。但断开瞬间将一定。但断开瞬间将一很小的电荷量加到某很小的电荷量加到某一端，则

12、触发器必朝一端，则触发器必朝某确定方向变化。某确定方向变化。第20页，此课件共54页哦把选中单元的位线和把选中单元的位线和触发器的触发器的D端相连。读端相连。读出时，先将出时，先将2时由时由“1”变变“0”如选如选中单元的位线电位中单元的位线电位下降，促使下降，促使D端为低端为低电位。电位。D为高电位，为高电位，表示原存信息为表示原存信息为“1”。同时。同时D端低电端低电位又使得读出单元充位又使得读出单元充电，进行重写。又是电，进行重写。又是再生放大器。再生放大器。第21页，此课件共54页哦第22页，此课件共54页哦DRAM采用采用“读出读出”方式进行再生。接在数据线上方式进行再生。接在数据线

13、上的读出放大器又是再生放大器。读出时信息得以刷的读出放大器又是再生放大器。读出时信息得以刷新。新。DRAM每列都有自己的读放，因此只要依次改每列都有自己的读放，因此只要依次改变行地址，轮流对每一行进行读出，就可以对变行地址，轮流对每一行进行读出，就可以对一行中的所有单元进行刷新。一行中的所有单元进行刷新。这种再生也叫这种再生也叫行地址再生行地址再生。第23页，此课件共54页哦4.6 非易失性半导体存储器非易失性半导体存储器1.只读存储器只读存储器(ROM)掩模式掩模式ROM由芯片制造商在制造时写入由芯片制造商在制造时写入内容，只能读不能在写入。内容，只能读不能在写入。2.可编程序的只读存储器可

14、编程序的只读存储器(PROM)PROM可由用户根据需要写入内容，常见的可由用户根据需要写入内容，常见的熔丝式熔丝式PROM是以熔丝的接通和断开来表示是以熔丝的接通和断开来表示所存信息所存信息“0”和和“1”的的 用户根据需要断开用户根据需要断开某些单元的熔丝（写入）。某些单元的熔丝（写入）。断开后不能再接通，因此是一次性写入的存断开后不能再接通，因此是一次性写入的存储器。储器。第24页，此课件共54页哦 3.可擦除可编程序的只读存储器可擦除可编程序的只读存储器（EPROM）为了能多次修改 ROM中的内容，产生了 EPROM。其基本存储单元由一个管子组成，但与其他电路相比管于内多增加了一个浮置栅

15、。第25页，此课件共54页哦 3.可擦除可编程序的只读存储器可擦除可编程序的只读存储器（EPROM）如编程序（写入）时，控制栅接 12V编程序电压Vpp，源极接地，漏极上加5V电压、漏源极间的电场作用使电子穿越沟道，在控制栅的高压吸引下这些自由电子越过氧化层进入浮置栅当停置栅极获得足够多的自由电子后，漏源极间便形成导电沟道（接通状态），信息存储在周围都被氧化层绝缘的浮置栅L，即使掉电，信息仍保存。当EPROM中的内容需要改写时，先将其全部内容擦除，然后再编程、擦除是靠紫外线使浮置栅上电荷泄漏而实现的。EPROM芯片封装上方有一个石英玻璃窗口，将器件从电路上取下，用紫外线照射这个窗口可实现整体擦

16、除、EPROM的编程次数基本不受限制（型号为27*）。第26页，此课件共54页哦 4.可电擦可编程序只读存储器可电擦可编程序只读存储器（EEPROM）EEPROM的编程序原理与EPROM相同，但擦除原理完全不同，重复改写的次数有限制（因氧化层被磨损），一般为10万次。其读写操作可按每个位或每个字节进行，类似于SRAM，但每字节的写入周期要几毫秒，比SRAM长得多、EEPROM的每个存储单元采用两个晶体管，其栅极氧化层比EPROM薄，因此具有电擦除功能（型号28*）。第27页，此课件共54页哦 5.快擦除读写存储器快擦除读写存储器（Flash Memory）Flash Memory是在 EPRO

17、M与 EEPROM基础上发展起来的，它与EPROM一样，用单管来存储一位信息，它与EEPROM相同之处是用电来擦除、但是它只能擦除整个区或整个器件。快擦除读写存储器于1983年推出，1988年商品化。它兼有ROM和RAM两者的性能，又有DRAM一样的高密度。目前价格已低于DRAM，芯片容量已接近于DRAM，是唯一具有大存储量、非易失性、低价格、可在线改写和高速度（读）等特性的存储器、它是近年来发展很快很有前途的存储器（型号29*）第28页，此课件共54页哦4.7 DRAM的研制与发展的研制与发展 近年来，开展了基于DRAM结构的研究与发展工作，现简单介绍目前使用的类型于下；1.增强型 DRAM

18、(EDRAM)增强型DRAM(EDRAM)改进了CMOS制造工艺，使晶体管开关加速，其结果使EDRAM的存取时间和周期时间比DRAM减少一半，而且在EDRAM芯片中还集成了小容量的SRAMcache.第29页，此课件共54页哦2.cache DRAM(CDRAM)其原理与EDRAM相似，其主要差别是SRAMcache的容量较大，且与真正的cache 原理相同。第30页，此课件共54页哦 3.EDO DRAM扩充数据输出（extended data out简称EDO），它在完成当前内存周期前即可开始下一内存周期的操作,因此能提高数据带宽或传输率。第31页，此课件共54页哦 4.同步DRAM（SD

19、RAM）具有新结构和新接口的SDRAM已被广泛应用于计算机系统中、它的读写周期（10n15ns）比EDO DRAM（20ns30ns）快，取代了EDO DRAM。典型的DRAM是异步工作的，处理器送地址和控制信号到存储器后，等待存储器进行内部操作（选择行线和列线读出信号放大并送输出缓冲器等），因而影响了系统性能。而SDRAM与处理器之间的数据传送是同步的，在系统时钟控制下，处理器送地址和控制命令到SDRAM后，在经过一定数量（其值是已知的）的时钟周期后，SDRAM完成读或写的内部操作、在此期间，处理器可以去进行其他工作，而不必等待之。第32页，此课件共54页哦 5.Rambus DRAM(RD

20、RAM)该芯片采取垂直封装，所有引出针都从一边该芯片采取垂直封装，所有引出针都从一边引出，使得存储器的装配非常紧凑。它与引出，使得存储器的装配非常紧凑。它与CPU之间传送数据是通过专用的之间传送数据是通过专用的RDRAM总总线进行的，而且不用通常的线进行的，而且不用通常的RAS,CAS,WE和和CE信号。信号。RambusRambus得到得到 IntelIntel公司的支持，其高公司的支持，其高档档的的 Pentium Pentium 处处理器采用了理器采用了 Rambus DRAMRambus DRAM结结构构。第33页，此课件共54页哦 6.集成随机存储器（IRAM）将整个DRAM系统集成

21、在一个芯片内，包括存储单元阵列、刷新逻辑、裁决逻辑、地址分时、控制逻辑及时序等、片内还附加有测试电路。7.ASIC RAM 根据用户需求而设计的专用存储器芯片，它以RAM为中心，并结合其他逻辑功能电路。例如，视频存储器（video memory）是显示专用存储器，它接收外界送来的图像信息然后向显示系统提供高速串行信息。第34页，此课件共54页哦4.8 主存储器的组成与控制主存储器的组成与控制主存储器主存储器:计算机中存放当前正在执行计算机中存放当前正在执行的程序和其使用数据的存储器的程序和其使用数据的存储器.存储器的地址存储器的地址:对存储单元进行顺序编号对存储单元进行顺序编号.地址空间地址空

22、间:地址长度所限定能访问的存储地址长度所限定能访问的存储单元数目单元数目.第35页，此课件共54页哦主存储器的基本组成与结构主存储器的基本组成与结构MAR地地址址译译码码器器存存储储体体读读写写电电路路MDRK位位地地址址总总线线.N位位数数据据总总线线控制电路控制电路控制信号控制信号第36页，此课件共54页哦常用的半导体存储器芯片有多字一位片和多字多位常用的半导体存储器芯片有多字一位片和多字多位片，（片，（4位、位、8位），如位），如16M位容量的芯片可以有位容量的芯片可以有16M1位和位和4M4位等形式。位等形式。一个存储器芯片的容量有限，因此，应用一个存储器芯片的容量有限，因此，应用中需

23、进行扩展。包括中需进行扩展。包括位扩展位扩展和和字扩展字扩展。第37页，此课件共54页哦 I/O I/O1 存储器容量的扩展存储器容量的扩展（1）位扩展）位扩展4M 1 I/O I/O数数据据线线8条条D7。D0地址地址线线22条条A21A0CSR/W用用4M 1的的芯片芯片组成组成4M 8的存储器的存储器第38页，此课件共54页哦特点：地址线、片选特点：地址线、片选CS、读写控制相并联。读写控制相并联。数据线分别引出。数据线分别引出。第39页，此课件共54页哦（2）字扩展）字扩展字扩展指的是：增加存储器中字的数量。字扩展指的是：增加存储器中字的数量。连接方式：将各芯片的地址线、数据线、读写控

24、制线相应连接方式：将各芯片的地址线、数据线、读写控制线相应并联，由片选信号来区分各芯片的地址范围。并联，由片选信号来区分各芯片的地址范围。例：用例：用4个个16K 8位芯片组成位芯片组成64K 8位的存储器。位的存储器。地址线地址线 A15A14 A13A12 A11A10 A9A8 A7A6 A5A4 A3A2 A1A0 0 0 0 0 ,0 0 0 0,0 0 0 0,0 0 0 0 0000H 0 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 FFFFH第40页，此课件共54页哦0000H 3FFFH4000H 7FFFH8000H BFFFHC000H F

25、FFFH第41页，此课件共54页哦字扩展字扩展 CS1M 8R/W D7D0 CS1M 8R/W D7D0R/WA20A19A0A19A0A19A0第42页，此课件共54页哦(3)字位扩展字位扩展如果一个存储容量为如果一个存储容量为M N位位所用芯片规格为所用芯片规格为L K位位那么这个存储器共用那么这个存储器共用M/L N/K个个芯片芯片例如：要组成例如：要组成16M 8位位的存储器系统，的存储器系统，需多少片需多少片4M 1位位的芯片？的芯片？l 16M/4M 8/1=32片片若有芯片规格为若有芯片规格为1M 8位位l则需则需16M/1M 8/8=16片片第43页，此课件共54页哦8 片片

26、4组组A23A2216M*8位位 D7D0CS I/O 4M*1位位A21A0R/WCS I/O 4M*1位位A21A0R/WCS I/O 4M*1位位A21A0R/WCS I/O 4M*1位位A21A0R/WA21A0译译码码器器Y0Y3第44页，此课件共54页哦例如：使用Intel2114芯片（1K 4bit）扩展为4K 8bit存储器第45页，此课件共54页哦 2.存储控制存储控制 在存储器中，往往需要增设附加电路、这些附加电路包括地址多路转换线路、地址选通、刷新逻辑，以及读/写控制逻辑等。在大容量存储器芯片中，为了减少芯片地址线引出端数目将地址码分两次送到存储器芯片，因此芯片地址线引出

27、端减少到地址码的一半。刷新逻辑是为动态MOS随机存储器的刷新准备的、通过定时刷新、保证动态MOS存储器的信息不致丢失。第46页，此课件共54页哦通常，在再生过程中只改变行选择线地址，每次通常，在再生过程中只改变行选择线地址，每次再生一行依次对存储器的每一行进行读出，就可再生一行依次对存储器的每一行进行读出，就可完成对整个完成对整个RAM的刷新。的刷新。从上一次对整个存储器刷新结束下一次对整个存储器从上一次对整个存储器刷新结束下一次对整个存储器全部刷新一遍为止，这一段时间间隔称作全部刷新一遍为止，这一段时间间隔称作再生周期再生周期，又叫又叫刷新周期刷新周期，一般为，一般为2ms。动态动态MOS存

28、储器采用存储器采用“读出读出”方式进行刷新、因方式进行刷新、因为在读出过程中恢复了存储单元的为在读出过程中恢复了存储单元的MOS栅极电容栅极电容电荷并保持原单元的内容，所以读出过程就是再电荷并保持原单元的内容，所以读出过程就是再生过程。生过程。第47页，此课件共54页哦（l）集中刷新集中刷新 集中式刷新指在一个刷新周期内，利用一段固定的时间依次对存储器的所有行逐一再生，在此期间停止对存储器的读和写。通常有两种刷新方式通常有两种刷新方式:例如，一个存储器有1024行，系统工作周期为200ns。RAM刷新周期为2ms。这样，在每个刷新周期内共有 10 000个工作周期，其中用于再生的为 1024个

29、工作周期，用于读和写的为 8 976个工作周期。即(2ms/200ns)-1024=8976。集中刷新的缺点是在刷新期间不能访问存储器，有时会影响计算机系统的正确工作。第48页，此课件共54页哦（2）分布式刷新）分布式刷新 在在2mS时间内分散地将时间内分散地将1024行刷新一遍。行刷新一遍。具体做法是：将刷新周期除以行数，得到两次具体做法是：将刷新周期除以行数，得到两次刷新操作之间的时间间隔刷新操作之间的时间间隔t,利用逻辑电路每隔时间利用逻辑电路每隔时间t产生一次刷新请求。产生一次刷新请求。动态动态MOS存储器的刷新需要有硬件电路的支存储器的刷新需要有硬件电路的支持包括持包括刷新计数器刷新

30、计数器、刷新访存裁决刷新访存裁决，刷新控制逻辑刷新控制逻辑等。这些线路可以集中在等。这些线路可以集中在RAM存储控制器芯片中。存储控制器芯片中。第49页，此课件共54页哦举例：举例：Intel 8203 DRAM控制器控制器为控制为控制2117，2118和和2164 DRAM芯片而设计的。芯片而设计的。2117，2118是是16K 1位的位的DRAM芯片芯片,2164 是是64K 1位的位的DRAM芯片。芯片。因此，因此，Intel 8203 有有16K和和64K两种工作模式。两种工作模式。第50页，此课件共54页哦地址处理部分地址处理部分时序处理部分时序处理部分AL0AL7,AH0AH7输输

31、出信号：出信号：OUT0OUT7输入：输入：RD,WR，B0B1,REFRQ输出：输出：WE,CAS,RAS0RAS3输入：输入：RD,WR，B0B1,REFRQ输出：输出：WE,CAS,RAS0RAS3第51页，此课件共54页哦3.存储校验线路存储校验线路 计算机在运行过程中，主存储器和计算机在运行过程中，主存储器和CPU、各各种外设频繁地交换数据，由于各种原因，数据在存种外设频繁地交换数据，由于各种原因，数据在存储过程中有可能出错，所以，一般在主存储器中设储过程中有可能出错，所以，一般在主存储器中设置校验线路。置校验线路。常见的是奇偶校验和海明码校验。常见的是奇偶校验和海明码校验。第52页

32、，此课件共54页哦49 多体交叉存储器多体交叉存储器 计算机中大容量的主存，可由多个存储体组成，每个计算机中大容量的主存，可由多个存储体组成，每个体都具有自己的读写线路、地址寄存器和数据寄存器，称体都具有自己的读写线路、地址寄存器和数据寄存器，称为为存储模块存储模块。4.9.1 编址方式编址方式 如果在如果在M个模块上交叉编址（个模块上交叉编址（M=2m），），则称为则称为模模 M交交叉编址叉编址。设存储器包括设存储器包括M个模块，每个模块的容量为个模块，每个模块的容量为L，各存储各存储模块进行低位交叉编址，模块进行低位交叉编址，连续的地址分布在相邻的模块连续的地址分布在相邻的模块中中。第。第

33、i个模块个模块Mi的地址编号应按下式给出的地址编号应按下式给出:Mj+i ;其中其中,j=0,1,2,.,L-1 i=0,1,2,.,M-1表表4.2列出了模列出了模4交叉各模块的编址情况交叉各模块的编址情况第53页，此课件共54页哦体体 地址编码序列地址编码序列 地址后两位地址后两位0 0,4,8,4j+0,001 1,5,9,4j+1,012 2,6,10,4j+2,103 3,7,11,4j+3,11数据寄存器数据寄存器W位位 W位位 W位位 W位位0体体 1体体 2体体 3体体地址寄存器地址寄存器表表4.2 模四交叉编址情况模四交叉编址情况并行多存储体、多存储字存储器并行多存储体、多存储字存储器第54页，此课件共54页哦