EDAVerilog语言学习教程.pptx

《EDAVerilog语言学习教程.pptx》由会员分享，可在线阅读，更多相关《EDAVerilog语言学习教程.pptx（80页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、 格式：regn-1:0 数据名1，数据名2，数据名i；或 regn:1 数据名1，数据名2，数据名i；例：reg rega；reg3:0 regb，regc；可以赋正值也可以赋负值，但当一个reg型数据是一个表达式中的操作数时，它的值被当作无符号值，即正值。如regb被赋值为-1，在表达式中被认为是？Verilog语言第1页/共80页例：寄存器的声明和使用 reg reset;initial begin reset=1b1;#100 reset=1b0;end reg signed 63:0 m;integer i;Verilog语言第2页/共80页 3)整数、实数和时间寄存器类型integ

2、er（通用寄存器数据类型，用于对数量进行操作）例：integer counter;/一般用途，做为计数器 inital counter=-1;real 实常量和实寄存器数据类型使用，默认值为0 例：real delta;real delta;initial initial beginbegin delta=4e10;delta=4e10;delta=2delta=2.13;13;endend integer i;integer i;initialinitial i=delta;/i i=delta;/i的的值为值为2 2 Verilog语言第3页/共80页 time 保存仿真时间，通过系统函数

3、$time可以得到当前的仿真时间例：例：time sve_sim_time;initial save_sim_time=$time;4)向量向量线网和寄存器类型的数据均可声明为向量（位宽大于线网和寄存器类型的数据均可声明为向量（位宽大于1）。若没有指定位）。若没有指定位宽，则默认为标量（宽，则默认为标量（1位）。位）。例：例：wire a；wire 7:0 bus;wire 31:0 busA,busB,busC;reg clock;reg 0:40 virtual_addr;/最高有效位为第最高有效位为第0位位Verilog语言第4页/共80页向量域选择对上例中向量，可以指定它的某一位或若干

4、个相邻位busA 7bus 2:0/不可以写成bus0:2,高位应写在范围说明的左侧virtual_addr 0:1可变的向量域选择可变的向量域选择+:width 从起始位开始递增，位宽为width-:width 从起始位开始递减，位宽为widthVerilog语言第5页/共80页Verilog语言reg255:0 data1;reg0:255 data2;reg7:0 byte;byte=data1 31-:8;从第31位算起，宽度为8位，相当于data131:24byte=data1 24+:8;byte=data2 31-:8;从第31位算起，宽度为8位，相当于data124:31byt

5、e=data2 24+:8;/起始位可以是变量，但宽度必须为常数for(j=0;j=31;j=j+1)byte=data1(j*8)+:8;data1(byteNum*8)+:8=8b0;第6页/共80页 5)数组数组Verilog中允许声明中允许声明reg，integer，time，real，realtime及其向量类型的及其向量类型的数组，对数组的维数没有限制，线网数组也可用于连接实例的端口数组，对数组的维数没有限制，线网数组也可用于连接实例的端口integer count 0:7;reg bool31:0;time chk_point 1:100;/由由100个时间检查变量组成的数组个时

6、间检查变量组成的数组reg 4:0 port_id 0:7;/由由8个端口标识变量组成的数组，端口变量的位个端口标识变量组成的数组，端口变量的位 宽为宽为5integer matrix 4:00:255;/二维的整数型数组二维的整数型数组reg 63:0 array_4d 15:07:07:0255:0;/四维四维64位寄存器型数组位寄存器型数组wire 7:0 w_array17:05:0;/声明声明8位线型变量的二维数组位线型变量的二维数组Verilog语言第7页/共80页count5=0;chk_point100=0;port_id3=0;matrix 10=33559;/第第1行第行第

7、0列的整数型单元置为列的整数型单元置为33559array_4d000015:0=0;/把四维数组中索引号为把四维数组中索引号为0000的寄的寄存存 器型单元的器型单元的015位置为位置为0port_id=0;/非法非法matrix1=0;/非法非法Verilog语言第8页/共80页 6)memory类型通过扩展reg型数据的地址范围生成格式：regn-1:0 存储器名m-1:0;或者 regn-1:0 存储器名m:1;例：reg7:0 memea255:0;必须为常数必须为常数表达式表达式Parameter wordsize=16,memsize=256;regwordsize-1:0 me

8、mmemsize-1:0,wreitereg,readreg;Verilog语言第9页/共80页注意：regn-1:0 rega;reg meman-1:0;rega=0;等于等于 mema=0;？mema3=0;正确？正确？Verilog语言第10页/共80页 7)参数参数使用关键字使用关键字parameter在模块内定义常数，不能像变量那样赋值，但每在模块内定义常数，不能像变量那样赋值，但每个模块实例的参数值可以在编译阶段被重载（个模块实例的参数值可以在编译阶段被重载（defparam）parameter cache_line_width=256;/定义高速缓冲器宽度定义高速缓冲器宽度pa

9、rameter signed 15:0 WIDTH;/把参数把参数WIDTHWIDTH规定为有正负号，规定为有正负号，宽度为宽度为1616位位局部参数使用局部参数使用localparam定义，值不能改变，不能通过参数重载或定义，值不能改变，不能通过参数重载或有序参数列表或命名参数赋值来直接修改有序参数列表或命名参数赋值来直接修改例：状态机的状态编码例：状态机的状态编码loacalparam state1=4b0001,state2=4b0010,state3=4b0100,state4=4b1000;Verilog语言第11页/共80页 参数值的改写(方法之一)举例说明:module mod(

10、out,ina,inb);parameter cycle=8,real_constant=2.039,file=“/user1/jmdong/design/mem_file.dat”;endmodulemodule test;mod mk(out,ina,inb);defparam mk.cycle=6,mk.file=“./my_mem.dat”;endmodule Verilog语言第12页/共80页 参数值的改写(方法之二)举例说明:module mod(out,ina,inb);parameter cycle=8,real_constant=2.039,file=“/user1/jmd

11、ong/design/mem_file.dat”;endmodulemodule test;mod#(5,3.20,“./my_mem.dat”)mk(out,ina,inb);endmoduleVerilog语言第13页/共80页模块模块DUTDUT的边界的边界输入口输入口输出口输出口输出输出/入口入口netnet/registernet/registernetinoutVerilog语言 8)端口端口netnet可可以以将将端端口口看看成成是是由由相相互互连接的两个部分组成。连接的两个部分组成。第14页/共80页输入口（输入口（input）对于模块内部，必须为线网类型；从模块外部看，可以为

12、线网或对于模块内部，必须为线网类型；从模块外部看，可以为线网或reg型型输出口输出口(output)从模块内部看，可以是线网或从模块内部看，可以是线网或reg型；从外部看，必须为线网类型型；从外部看，必须为线网类型输入输入/输出口输出口(inout)从模块内部看，必须为线网类型；从外部看，也必须为线网类型从模块内部看，必须为线网类型；从外部看，也必须为线网类型对模块调用时，对模块调用时，Verilog允许端口的内、外具有不同的位宽，但允许端口的内、外具有不同的位宽，但Verilog仿真器会对此警告仿真器会对此警告Verilog允许模块实例的端口保持未连接状态，如调试端口允许模块实例的端口保持未

13、连接状态，如调试端口例：例：fulladd4 fa0(SUM,A,B,C_IN)；Verilog语言第15页/共80页端口与外部信号的连接端口与外部信号的连接定义端口列表中的定义端口列表中的sumsum，c_outc_out，a a，b b，c_inc_in具有完全一致的顺序具有完全一致的顺序Verilog语言第16页/共80页非顺序端口连接非顺序端口连接Verilog语言第17页/共80页m1（SR_latch）激励（根层）激励（根层）n1（nand）n2（nand）Q,Qbar,S,Rq,qbar,set,resetVerilog语言 8)层次命名层次命名第18页/共80页stimulus

14、stimulus.qbar stimulus.qstimulus.reset stimulus.setstimulus.m1.Q stimulus.m1stimulus.m1.S stimulus.m1.Qbarstimulus.n1 stimulus.m1.RVerilog语言第19页/共80页门级建模1.门级（低级抽象层次）电路用逻辑门来描述 直观性 Verilog描述和电路逻辑图之间一一对应 Verilog语言通过提供预定义的逻辑门原语来支持用户使用 逻辑门设计电路第20页/共80页 Verilog基本门单元（primitives)大多数ASIC和FPGA元件库是用这些基本单元开发的。基

15、本单元名称基本单元名称功能功能andornotbufxornandnorxnor Logical And Logical Or Inverter Buffer Logical Exclusive Or Logical And Inverted Logical Or Inverted Logical Exclusive Or Inverted门级建模第21页/共80页门级建模第22页/共80页门级建模第23页/共80页 Verilog的条件基本单元这四种基本单元只能有三个引脚：output,input,enable基本单元名称基本单元名称 功能功能bufif1 条件缓冲器，逻辑条件缓冲器，逻辑

16、1 使能使能bufif0 条件缓冲器，逻辑条件缓冲器，逻辑 0 使能使能notif1 条件反相器，逻辑条件反相器，逻辑 1 使能使能notif0 条件反相器，逻辑条件反相器，逻辑 1 使能使能门级建模第24页/共80页门级建模第25页/共80页门级建模第26页/共80页门级建模门实例语句格式门实例语句格式gate_typeinstance_name(term1,term2,.,termN);instance_name为可选项；为可选项；gate_type为前面列出的某种门类型；为前面列出的某种门类型；各各term用于表示与门的输入用于表示与门的输入/输出端口相连的线网或寄存器。输出端口相连的线

17、网或寄存器。同一门类型的多个实例能够在一个结构形式中定义。同一门类型的多个实例能够在一个结构形式中定义。语法如下语法如下:gate_typeinstance_name1(term11,term12,.,term1N),instance_name2(term21,term22,.,term2N),.instance_nameM(termM1,termM2,.,termMN);第27页/共80页门级建模门实例数组门实例数组第28页/共80页门级建模 多输入门（多输入门（and，nand，nor，or，xor，xnor）多输入门实例语句的语法如下多输入门实例语句的语法如下:multiple_inpu

18、t_gate_typeinstance_name(OutputA,Input1,Input2,.,InputN);第29页/共80页门级建模 多输出门（buf，not）实例语句的基本语法如下实例语句的基本语法如下:multiple_output_gate_typeinstance_name(Out1,Out2,.OutN,InputA);第30页/共80页门级建模多路选择器i0i2i1i3s1s0out 74253第31页/共80页门级建模多路选择器门级描述多路选择器门级描述第32页/共80页门级建模多路选择器激励模块（略）第33页/共80页门级建模 门延迟上升延迟上升延迟：在门的输入发生变化

19、的情况下，：在门的输入发生变化的情况下，门的输出从门的输出从0，X，Z 变化为变化为1所需的时间所需的时间下降延迟下降延迟：门的输出从：门的输出从1，X，Z 变化为变化为0所所需的时间需的时间关断延迟关断延迟：门的输出从：门的输出从0，1，X 变化为变化为Z所所需的时间需的时间任何值变化到不确定值任何值变化到不确定值X，所需时间可以看为以上三种延迟值中最小的那个，所需时间可以看为以上三种延迟值中最小的那个第34页/共80页门级建模Verilog中门延迟说明类型例例：第35页/共80页门级建模总结：第36页/共80页门级建模最小最小/典型典型/最大延迟（对前面每类延迟来描述）最大延迟（对前面每类

20、延迟来描述）排列形式排列形式（最小：典型：最大）（最小：典型：最大）第37页/共80页门级建模实例Dbaceout#4#5Verilog描述描述第38页/共80页测试激励模块第39页/共80页第40页/共80页门级建模第41页/共80页模块的测试被测模块被测模块激激励励和和控控制制信号信号输输出出响响应应和验证和验证第42页/共80页测试模块常见的形式：module t;reg;/被测模块输入/输出变量类型定义 wire;/被测模块输入/输出变量类型定义 initial begin fork join end/产生测试信号 Testedmd m(.in1(ina),.in2(inb),.out

21、1(outa),.out2(outb);/被测模块的实例引用 initial begin .end /记录输出和响应 endmodule嵌套块嵌套块模块的测试第43页/共80页激励信号的描述：module t;reg a,b,sel;wire out;/引用多路器实例 mux2_m(out,a,b,sel);/加入激励信号 initial begin a=0;b=1;sel=0;#10 b=0;#10 b=1;sel=1;#10 a=1;#10$stop;end模块的测试第44页/共80页观察被测模块的响应：$time 返回当前的仿真时刻$monitor 只要在其变量列表中有某一个或某几个变量

22、值发生变化，便在仿真单位时间结束时显示其变量列表中所有变量的值。initial begin$monitor($time,“out=%b a=%b sel=%b”,out,a,b,sel);end模块的测试第45页/共80页如何把被测模块的输出变化记录到数据库文件中？可用以下几个系统任务：$fopen(“”);/打开记录数据变化的数据文件$fdisplay(,p1,p2,pn);/写文件$fmonitor(,p1,p2,pn);/写文件$fclose();/关闭文件%m /显示层次$strobe /选通显示模块的测试第46页/共80页值变转储文件（VCD）：$dumpfile(“file.dum

23、p”);/打开VCD数据库用于记录$dumpvars();/选择需要记录的模块实例或模块实例信号$dumpflush;/将VCD数据保存到磁盘$dumpoff;/停止记录数据变化$dumpon;/重新开始记录数据变化$dumplimit();/规定VCD文件的大小（字节）$dumpall;/记录所有指定信号的变化值模块的测试第47页/共80页下面的下面的 Verilog 代码段可以代替测试文件中的系统任务代码段可以代替测试文件中的系统任务$monitor initial begin$dumpfile(“vlog.dump”）；$dumpvars(0,top);end模块的测试0代表转储代表转储

24、top下下各层的所有信号各层的所有信号第48页/共80页1.连续赋值语句数据流建模的基本语句，数据流建模的基本语句，用于对线网赋值用于对线网赋值。必须以关键词。必须以关键词assign开开始，语法如下：始，语法如下：continuous_assign:=assign drive_strength delay3 list_of_net_assignments;list_of_net_assignments:=net_assignment ,net_assignmentnet_assignment:=net_value=expressiondrive_strength是可选项，默认为是可选项，默认

25、为strong1和和strong0delay3也可选，用于指定赋值的延迟也可选，用于指定赋值的延迟数据流级建模第49页/共80页强度相同信号间或Strong0和Strong1发生竞争，结果为X只有treg类型线网可具有存储强度，为large、medium、small模块的测试第50页/共80页数据流级建模连续赋值语句特点连续赋值语句特点1、连续赋值语句左侧必须是一个标量或向量线网，或标量和向量线网的、连续赋值语句左侧必须是一个标量或向量线网，或标量和向量线网的拼接，不能是向量或向量寄存器拼接，不能是向量或向量寄存器2、连续赋值总处于激活状态，有任一个操作数变化，表达式都会被重新、连续赋值总处于

26、激活状态，有任一个操作数变化，表达式都会被重新计算并赋给左边的线网计算并赋给左边的线网3、操作数可以是标量或向量的线网或寄存器，也可以是函数或调用、操作数可以是标量或向量的线网或寄存器，也可以是函数或调用4、赋值延迟用于控制对线网赋予新值的时间，根据仿真单位进行说明，、赋值延迟用于控制对线网赋予新值的时间，根据仿真单位进行说明，对于描述电路中的时序非常有用对于描述电路中的时序非常有用第51页/共80页数据流级建模例：例：第52页/共80页数据流级建模 隐式连续赋值在线网声明的同时进行赋值由于线网只能被声明一次，因此对线网的隐式声明赋值只能有一次由于线网只能被声明一次，因此对线网的隐式声明赋值只

27、能有一次第53页/共80页数据流级建模 隐式线网声明隐式线网声明如果一个信号被用在连续赋值语句的左侧，则如果一个信号被用在连续赋值语句的左侧，则Verilog编译器认为该信编译器认为该信号是一个隐式声明的线网号是一个隐式声明的线网如果线网被连接到模块的端口上，则如果线网被连接到模块的端口上，则Verilog编译器认为隐式声明线网编译器认为隐式声明线网的宽度等于模块端口的宽度的宽度等于模块端口的宽度第54页/共80页数据流级建模2.延迟 普通赋值延迟 在连续赋值语句中说明延迟值惯性延迟惯性延迟:任何小于任何小于该延时值的变化都该延时值的变化都不能被传输下去，不能被传输下去，如果是传输延时没如果是

28、传输延时没有这个限制。有这个限制。第55页/共80页(对于惯性延迟)惯性延时（惯性延时（inertial delay）通常在信号通过逻辑门的时候发生。）通常在信号通过逻辑门的时候发生。脉冲宽度小于复制延迟的输入变化不会对输出产生影响。脉冲宽度小于复制延迟的输入变化不会对输出产生影响。原语门，开关，连续赋值语句和原语门，开关，连续赋值语句和MIPD（module input port delay）的延迟只能是惯性延迟。的延迟只能是惯性延迟。第56页/共80页(对于传输延迟)传输延时（Transport delay）相当于信号通过了一条拥有固定延时的传输线第57页/共80页数据流级建模 隐式连续赋

29、值延迟用隐式连续赋值语句来说明对线网的赋值以及赋值延迟 线网声明延迟线网声明延迟在声明线网时指定一个延迟，对该线网的任何赋值都会被推迟指定的时间在声明线网时指定一个延迟，对该线网的任何赋值都会被推迟指定的时间第58页/共80页数据流级建模四位脉冲进位计数器的RTL级建模第59页/共80页第60页/共80页第61页/共80页3.操作符类型操作符类型操作符类型符号连接及复制操作符连接及复制操作符一元操作符一元操作符算术操作符算术操作符逻辑移位操作符逻辑移位操作符关系操作符关系操作符相等操作符相等操作符按位操作符按位操作符逻辑操作符逻辑操作符条件操作符条件操作符 ！&|&|*/%*/%+-+-=!=

30、!=!=!=&|&|？:最高最高最低最低优优先先级级注意“与”操作符的优先级总是比相同类型的“或”操作符高。数据流级建模第62页/共80页+加加-减减*乘乘除除%模模 将负数赋值给将负数赋值给regreg或其它无符号或其它无符号变量时用变量时用2 2的补码算术。的补码算术。如果操作数的某一位是如果操作数的某一位是x x或或z z，则，则结果为结果为x x 在整数除法中，余数舍弃在整数除法中，余数舍弃 模运算中使用第一个操作数的符模运算中使用第一个操作数的符号号 算术操作符算术操作符数据流级建模module arithops();parameter five=5;integer ans,int;

31、reg 3:0 rega,regb;reg 3:0 num;initial begin rega=3;regb=4b1010;int=-3;/int=11111111_1101 end initial fork#10 ans=five*int;/ans=-15#20 ans=(int+5)/2;/ans=1#30 ans=five/int;/ans=-1#40 num=rega+regb;/num=1101#50 num=rega+1;/num=0100#60 num=int;/num=1101#70 num=regb%rega;/num=1#80$finish;joinendmodule注意

32、注意integerinteger是是有符号数，而有符号数，而regreg是无符号数。是无符号数。第63页/共80页not&and|orxor xnor xnormodule bitwise();reg 3:0 rega,regb,regc;reg 3:0 num;initial begin rega=4b1001;regb=4b1010;regc=4b11x0;end initial fork#10 num=rega&0;/num=0000#20 num=rega®b;/num=1000#30 num=rega|regb;/num=1011#40 num=regb®c;/num=1

33、0 x0#50 num=regb|regc;/num=1110#60$finish;joinendmodule 按位操作符对矢量中相对应位运算。按位操作符对矢量中相对应位运算。位值为位值为x x时不一定产生时不一定产生x x结果。结果。当两个操作数位数不同时，位数少的当两个操作数位数不同时，位数少的操作数零扩展到相同位数。操作数零扩展到相同位数。a=4b1011;b=8b01010011;c=a|b;/a零扩展为 8b00001011 按位操作符按位操作符数据流级建模第64页/共80页module logical();parameter five=5;reg ans;reg 3:0 rega,

34、regb,regc;initial begin rega=4b0011;/逻辑值为“1”regb=4b10 xz;/逻辑值为“1”regc=4b0z0 x;/逻辑值为“x”end initial fork#10 ans=rega&0;/ans=0#20 ans=rega|0;/ans=1#30 ans=rega&five;/ans=1#40 ans=regb®a;/ans=1#50 ans=regc|0;/ans=x#60 ans=!regb;/ans=0#70$finish;joinendmodule！not&and|or 逻辑操作符的结果为逻辑操作符的结果为一位一位1，0或或x。逻辑

35、操作符只对逻辑值运算。逻辑操作符只对逻辑值运算。如操作数为全如操作数为全0，则其逻辑值为则其逻辑值为false如操作数有一位为如操作数有一位为1，则其逻辑值则其逻辑值为为true若操作数只包含若操作数只包含0、x、z，则逻辑，则逻辑值为值为x x 逻辑操作符逻辑操作符数据流级建模第65页/共80页module negation();reg 3:0 rega,regb;reg 3:0 bit;reg log;initial begin rega=4b1011;regb=4b0000;end initial fork#10 bit=rega;/num=0100#20 bit=regb;/num=1

36、111#30 log=!rega;/num=0#40 log=!regb;/num=1#50$finish;joinendmodule！logical not 逻辑反逻辑反 bit-wise not 位反位反逻辑反的结果为一位逻辑反的结果为一位1，0或或x。位反的结果与操作数的位数相同位反的结果与操作数的位数相同数据流级建模第66页/共80页数据流级建模&缩减与非&缩减与|缩减或非|缩减或 缩减异或 缩减同或 缩减同或 只有一个操作数只有一个操作数对操作数逐位操作，产生一个一位结果对操作数逐位操作，产生一个一位结果 缩减操作符缩减操作符第67页/共80页module shift();reg 9

37、:0 num,num1;reg 7:0 rega,regb;initial rega=8b00001100;initial fork#10 num=rega 5;/num=01_1000_0000#10 regb =rega 5;/regb=1000_0000#20 num 3;/num=00_0000_0001#20 regb 3;/regb=0000_0001#30 num=10b11_1111_0000;#40 rega=num 2;/rega=1100_0000#40 num1=num 2;/num1=11_1100_0000#50 rega 2;/rega=1111_1100#50

38、num1 2;/num1=00_1111_1100 joinendmodule 逻辑右移（非循环）逻辑右移（非循环）算术右移算术右移3);/结果为结果为-2，由于算术运算，右移三位，空缺位补由于算术运算，右移三位，空缺位补1数据流级建模第68页/共80页module relationals();reg 3:0 rega,regb,regc;reg val;initial begin rega=4b0011;regb=4b1010;regc=4b0 x10;end initial fork#10 val=regc rega;/val=x#20 val=regb=rega;/val=1#40 va

39、l=regb regc;/val=1#50$finish;joinendmodule大于大于=大于等于大于等于regcrega和和 regc的的关系取决于关系取决于x 关系操作符关系操作符数据流级建模第69页/共80页注意逻辑等与注意逻辑等与case等的差别等的差别2b1x=2b0 x 值为值为0，因为不相等因为不相等2b1x=2b1x 值为值为x，因为可能不因为可能不相等，也可能相等相等，也可能相等2b1x=2b0 x 值为值为0，因为不相同因为不相同2b1x=2b1x 值为值为1，因为相同因为相同=赋值操作符，将等式右边表达式的值拷贝到左边。赋值操作符，将等式右边表达式的值拷贝到左边。=逻

40、辑等逻辑等=01xz010 xx101xxxxxxxzxxxx=case等等=01xz0100010100 x0010z0001a=2b1x;b=2b1x;if(a=b)$display(a is equal to b);else$display(a is not equal to b);a=2b1x;b=2b1x;if(a=b)$display(a is identical to b);else$display(a is not identical to b);CaseCase等只能用于行为描等只能用于行为描述，不能用于述，不能用于RTLRTL描述。描述。相等操作符相等操作符数据流级建模第7

41、0页/共80页！=逻辑不等逻辑不等module equalities1();reg 3:0 rega,regb,regc;reg val;initial begin rega=4b0011;regb=4b1010;regc=4b1x10;end initial fork#10 val=rega=regb;/val=0#20 val=rega!=regc;/val=1#30 val=regb!=regc;/val=x#40 val=regc=regc;/val=x#50$finish;joinendmodule其结果是其结果是1b1、1b0或或1bx。如果左边及右边为确定值如果左边及右边为确定值

42、并且不相等，则结果为并且不相等，则结果为1。如果左边及右边为确定值如果左边及右边为确定值并且相等，则结果为并且相等，则结果为0。如果左边及右边有值不能如果左边及右边有值不能确定的位，但值确定的位相确定的位，但值确定的位相等，则结果为等，则结果为x。!=的结果与结果与=相反数据流级建模第71页/共80页!=不相同不相同(case不等不等)module equalities2();reg 3:0 rega,regb,regc;reg val;initial begin rega=4b0011;regb=4b1010;regc=4b1x10;end initial fork#10 val=rega=

43、regb;/val=0#20 val=rega!=regc;/val=1#30 val=regb=regc;/val=0#40 val=regc=regc;/val=1#50$finish;joinendmodule其结果是其结果是1b11b1、1b01b0或或1bx1bx。如果左边及右边的值相同如果左边及右边的值相同（包括（包括x x、z)z)，则结果为，则结果为0 0。如果左边及右边的值不相如果左边及右边的值不相同，则结果为同，则结果为1 1。!=!=的结果与的结果与 =相反相反综合工具不支持综合工具不支持数据流级建模第72页/共80页?:条件条件module likebufif(in,e

44、n,out);input in;input en;output out;assign out=(en=1)?in:bz;endmodulemodule like4to1(a,b,c,d,sel,out);input a,b,c,d;input 1:0 sel;output out;assign out=sel=2b00?a:sel=2b01?b:sel=2b10?c:d;endmodule 条件操作符条件操作符数据流级建模第73页/共80页registger=condition?true_value:false_value；每个条件操作符必须有三个参数，缺少任何一个都会产生错误。每个条件操作符

45、必须有三个参数，缺少任何一个都会产生错误。最后一个操作数作为缺省值。最后一个操作数作为缺省值。若若condition为真，则为真，则register=true_value；若若condition为假，则为假，则register=false_value；如果条件值不确定，则对两个结果逐位比较，如果条件值不确定，则对两个结果逐位比较，true_value=false_value 则该则该位值为操作数中该位值，位值为操作数中该位值，true_value false_value，则取，则取x x。例如例如：assign out=(sel=0)?a:b;若若sel为为0则则out=a；若若sel为为1则

46、则out=b。如果如果sel为为x或或z，若，若a=b=0，则，则out=0；若若ab，则，则out值不确定。值不确定。数据流级建模第74页/共80页 级联级联从不同矢量中选择位并用它从不同矢量中选择位并用它们组成一个新的矢量。们组成一个新的矢量。module concatenation;reg 7:0 rega,regb,regc,regd;reg 7:0 new;initial begin rega=8b0000_0011;regb=8b0000_0100;regc=8b0001_1000;regd=8b1110_0000;end initial fork#10 new=regc 4:3,

47、regd 7:5,regb 2,rega 1:0;/new=8b11111111#20$finish;joinendmodule每个操作数必须有确定位每个操作数必须有确定位宽宽类似类似错误错误的例子：的例子：a7:0=4 b10;b7:0=2 5;c3:0=3b011,b0;级联时不限定操作数的数级联时不限定操作数的数目。在操作符符号目。在操作符符号 中，用中，用逗号将操作数分开。例如逗号将操作数分开。例如:A A,B,C,D 级联操作符级联操作符数据流级建模第75页/共80页 复制复制复制一个变量或在复制一个变量或在 中的值中的值前两个前两个 符号之间的正整数符号之间的正整数指定复制次数。指

48、定复制次数。复制复制数据流级建模module replicate();reg 3:0 rega;reg 1:0 regb,regc;reg 7:0 bus;initial begin rega=4b1001;regb=2b11;regc=2b00;end initial fork#10 bus=4 regb;/bus=11111111 /regb is replicated 4 times.#20 bus=2 regb,2 regc;/bus=11110000.regc and regb are each /replicated,and the resulting vectors /are concatenated together#30 bus=4 rega1,rega;/bus=00001001.rega is sign-extended#40$finish;joinendmodule第76页/共80页数据流级建模用逻辑方程描述四选一多路选择器用逻辑方程描述四选一多路选择器第77页/共80页数据流级建模用条件操作语句描述四选一多路选择器用条件操作语句描述四选一多路选择器第78页/共80页四选一四选一激励模块激励模块第79页/共80页感谢您的欣赏！第80页/共80页