EDA技术与应用讲义 第4章 电子系统设计实践(一).ppt

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1、第第4章章 电子系统设计实践（一）电子系统设计实践（一）课程讲义课程讲义下一章合肥工业大学 彭良清上一章本章内容14位加法计数器设计28位数码管显示扫描电路设计 313分频器电路设计14位加法计数器设计（一）1.-LIBARY IEEE;2.-USE IEEE.STD_LOGIC_1164.ALL;3.ENTITY CNT4 IS 4.PORT(CLK:INBIT;5.Q:BUFFER INTEGER RANGE 15 DOWNTO 06.);7.END ENTITY CNT4;8.ARCHITECTURE bhv OF CNT4 IS9.BEGIN10.PROCESS(CLK)11.BEGI

2、N12.IF CLKEVENT AMD CLK=1 THEN13.Q=Q+1;14.END IF;15.END PROCESS;16.END ARCHITECTURE bhv;参见：p108_ex5_1_CNT44位加法计数器设计（一）:图4位加法计数器设计（二）1.LIBARY IEEE;2.USE IEEE.STD_LOGIC_1164.ALL;3.USE IEEE.STD_LOGIC_UNSIGNED.ALL;4.ENTITY CNT402 IS 5.PORT(CLK:INSTD_LOGIC;6.Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)7.);8.END EN

3、TITY CNT402;9.ARCHITECTURE bhv OF CNT402 IS10.SIGNAL Q1:STD_LOGIC_VECTOR(3 DOWNTO 0);11.BEGIN12.PROCESS(CLK)13.BEGIN14.IF CLKEVENT AMD CLK=1 THEN15.Q1=Q1+1;16.END IF;17.-Q=Q1;?18.END PROCESS;19.20.Q=0);v ELSIF CLKEVENT AMD CLK=1 THENv IF EN=1 THENvIF CQI=0);vEND IF;v END IF;v END IF;vv IF CQI=9 THEN

4、 v COUT=1;v ELSEv COUT=0;v END IF;v CQ BT=00000001;A BT=00000010;A BT=00000100;A BT=00001000;A BT=00010000;A BT=00100000;A BT=01000000;A BT=10000000;A NULL;25.END CASE;26.END PROCESS P1;27.P2:PROCESS(CLK)28.BEGIN29.IF CLKEVENT AND CLK=1 THEN CNT8 SG SG SG SG SG SG SG SG SG SG SG SG SG SG SG SG NULL;

5、44.END CASE;45.END PROCESS P3;46.END;设计编码参见：p145_ex5_22_SCAN_LED译码进程译码进程计数进程计数进程位选进程位选进程端口定义端口定义端口定义端口定义1.LIBARY IEEE;2.USE IEEE.STD_LOGIC_1164.ALL;3.USE IEEE.STD_LOGIC_UNSIGNED.ALL;4.ENTITY scan_led IS 5.PORT(CLK:INSTD_LOGIC;6.SG:OUTSTD_LOGIC_VECTOR(6 DOWNTO 0);-segment control7.BT:OUT STD_LOGIC_VE

6、CTOR(6 DOWNTO 0)-bit control8.);9.END ENTITY scan_led;位选进程位选进程10.ARCHITECTURE BEHAV OF scan_ledIS11.SGINALCNT8 STD_LOGIC_VECTOR(2 DOWNTO 0);12.SIGNALA:INTEGER RANGE 0 TO 15;13.BEGIN14.P1:15.PROCESS(CNT8)16.BEGIN17.CASE CNT8 IS18.WHEN 000=BT=00000001;A BT=00000010;A BT=00000100;A BT=00001000;A BT=000

7、10000;A BT=00100000;A BT=01000000;A BT=10000000;A NULL;27.END CASE;28.29.END PROCESS ledcoding;计数进程计数进程30.P2:31.PROCESS(CLK)32.BEGIN33.34.IF CLKEVENT AND CLK=1 THEN35.CNT8 BT BT BT BT BT BT BT BT BT BT BT BT BT BT BT BT NULL;60.END CASE;61.62.END PROCESS P3:63.END ARCHITECTURE BEHAV;本试验思考1.LED数码管是共阴

8、极还是共阳极的？2.修改P1中的显示数据直接给出方式，增加8个4位锁存器，作为显示数据缓冲器，所有8个显示数据都必须来自缓冲器。缓冲器的输入数据可设置为常数量。3.修改P1编码，用开关8个开关控制显示8位不同的数据。213分频器电路设计313分频器电路设计分频器电路设计设计要求设计要求:在在4位计数器的基础上实现位计数器的基础上实现13分频器分频器,输出周期信号的占空输出周期信号的占空比不作要求比不作要求.The end.以下内容以下内容为为正文的引用，正文的引用，可不阅读。可不阅读。返回STD_LOGIC的取值1.TYPE std_ulogic IS(U,-Uninitialized2.X,-Forcing Unknown3.0,-Forcing 04.1,-Forcing 15.Z,-High Impedance 6.W,-Weak Unknown7.L,-Weak 0 8.H,-Weak 1 9.-Dont care10.);返回详细参见STD1164.VHD