时序逻辑电路ppt课件.pptx

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1、2023/3/251复习复习触发器按触发方式分类？各自特点？触发器按逻辑功能分类？各自功能表？第1页/共114页 定义：时序逻辑电路在任何时刻的输出不仅取决于该时刻的输入，而且还取决于电路的原来状态。电路构成：存储电路（主要是触发器，必不可少）组合逻辑电路（可选）。时序逻辑电路的状态是由存储电路来记忆和表示的。第第5 5章章 时序逻辑电路时序逻辑电路时序逻辑电路的结构框图 第2页/共114页2023/3/253按各触发器接受时钟信号的不同分类：同步时序电路：各触发器状态的变化都在同一时钟信号作用下同时发生。异步时序电路：各触发器状态的变化不是同步发生的，可能有一部分电路有公共的时钟信号，也可能

2、完全没有公共的时钟信号。本章内容提要：时序逻辑电路基本概念、时序逻辑电路的一般分析方法；异步计数器、同步计数器、寄存器与移位寄存器的基本工作原理；重点介绍几种中规模集成器件及其应用、介绍基于功能块分析中规模时序逻辑电路的方法。第3页/共114页2023/3/2541.寄存器通常分为两大类：5.1 5.1 寄存器寄存器 数码寄存器：存储二进制数码、运算结果或指令等信息的电路。移位寄存器：不但可存放数码，而且在移位脉冲作用下，寄存器中的数码可根据需要向左或向右移位。2.组成：触发器和门电路。一个触发器能存放一位二进制数码；N个触发器可以存放N位二进制数码。第4页/共114页2023/3/2553.

3、寄存器应用举例：(1)运算中存贮数码、运算结果。(2)计算机的CPU由运算器、控制器、译码器、寄存器组成，其中就有数据寄存器、指令寄存器、一般寄存器。4.寄存器与存储器有何区别?寄存器内存放的数码经常变更，要求存取速度快，一般无法存放大量数据。（类似于宾馆的贵重物品寄存、超级市场的存包处。）存储器存放大量的数据，因此最重要的要求是存储容量。（类似于仓库）第5页/共114页2023/3/256 数码寄存器具有接收、存放、输出和清除数码的功能。在接收指令（在计算机中称为写指令）控制下，将数据送入寄存器存放；需要时可在输出指令（读出指令）控制下，将数据由寄存器输出。5.1.15.1.1 数码寄存器

4、图5-1 单拍工作方式的数码寄存器1由D触发器构成的数码寄存器（1）电路组成 CPCP：接收脉：接收脉冲（控制信冲（控制信号输入端号输入端)输出端输出端 数码输数码输入端入端 第6页/共114页2023/3/257（2）工作原理当CP时，触发器更新状态，Q3Q2Q1Q0=D3D2D1D0，即接收输入数码并保存。单拍工作方式：不需清除原有数据，只要CP一到达，新的数据就会存入。常用4D型触发器74LS175、6D型触发器74LS174、8D型触发器74LS374或MSI器件等实现。第7页/共114页2023/3/2582由D型锁存器构成的数码寄存器（1）锁存器的工作原理 图5-2 锁存器 送数脉

5、冲送数脉冲CPCP为锁存为锁存控制信号输入端，控制信号输入端，即使能信号（电平即使能信号（电平信号）信号）。工作过程：当CP=0时，Q=D，电路接收输入数据；即当使能信号到来（不锁存数据）时，输出端的信号随输入信号变化；当CP=1时，D数据输入不影响电路的状态，电路锁定原来的数据。即当使能信号结束后（锁存），数据被锁住，输出状态保持不变。第8页/共114页2023/3/259（2）集成数码锁存器）集成数码锁存器74LS373 图5-3 8D型锁存器74LS373(a)外引脚图 (b)逻辑符号第9页/共114页2023/3/2510表5-1 8D型锁存器74LS373功能表 第10页/共114页

6、2023/3/25115.1.25.1.2移位寄存器 移位寄存器除了具有存储数码的功能外，还具有移位功能。移位功能：寄存器中所存数据，可以在移位脉冲作用下逐位左移或右移。在数字电路系统中，由于运算（如二进制的乘除法）的需要，常常要求实现移位功能。第11页/共114页2023/3/2512 图5-4 4位右移位寄存器 1单向移位寄存器 单向移位寄存器，是指仅具有左移功能或右移功能的移位寄存器。（1）右移位寄存器 电路组成串行输入串行输入同步时序同步时序逻辑电路逻辑电路 第12页/共114页2023/3/2513 工作过程将数码1101右移串行输入给寄存器（串行输入是指逐位依次输入）。在接收数码前

7、，从输入端输入一个负脉冲把各触发器置为0状态（称为清零）。状态表 表5-2 4位右移位寄存器状态表 CP顺序输 入DSR输 出Q0 Q1 Q2 Q3010 0 0 0111 0 0 0201 1 0 0310 1 1 0401 0 1 1500 1 0 1600 0 1 0700 0 0 1800 0 0 0第13页/共114页2023/3/2514 时序图 图5-5 4位右移位寄存器时序图 并行输出并行输出串行输出串行输出第14页/共114页2023/3/2515图5-6 4位左移位寄存器（2）左移位寄存器 串行串行输入输入异步异步清零清零 第15页/共114页2023/3/2516 工作过

8、程将数码1011左移串行输入给寄存器。在接收数码前清零。状态表 表5-3 4位左移位寄存器状态表 CP顺序输 入DSR输 出Q0 Q1 Q2 Q3010 0 0 0100 0 0 1210 0 1 0310 1 0 1401 0 1 1500 1 1 0601 1 0 0701 0 0 0800 0 0 0第16页/共114页2023/3/2517 时序图。图5-74位左移位寄存器时序图 并行输出并行输出串行输出串行输出第17页/共114页2023/3/25182集成双向移位寄存器在单向移位寄存器的基础上，增加由门电路组成的控制电路实现。74LS194为四位双向移位寄存器。与74LS194的逻

9、辑功能和外引脚排列都兼容的芯片有CC40194、CC4022和74198等。图5-8 双向移位寄存器74LS194（a）外引脚图 （b）逻辑符号第18页/共114页2023/3/2519表5-4 74LS194功能表 结论：清零功能最优先（异步方式）。计数、移位、并行输入都需CP的到来（同步方式）第19页/共114页2023/3/2520 工作方式控制端M1M0区分四种功能。M1 M0功能0 0保持0 1右移1 0左移1 1并行置数第20页/共114页2023/3/25215.1.3 5.1.3 寄存器的应用实例寄存器的应用实例 数据显示锁存器；序列脉冲信号发生器；数码的串并与并串转换；构成计

10、数器 图5-9 2位数据显示锁存器 1数据显示锁存器 在许多设备中常需要显示计数器的计数值，计数值通常以8421BCD码计数，并以七段数码显示器显示。问题：如果计数器的计数速度高，人眼则无法辨认显示的字符。措施：在计数器和译码器之间加入锁存器，就可控制数据显示的时间。若锁存信号C1时，计数器的输出数据可通过锁存器到达译码显示电路；若锁存信号C0时，数据被锁存，译码显示电路稳定显示锁存的数据。第21页/共114页2023/3/25222序列脉冲信号发生器 序列脉冲信号是在同步脉冲的作用下，按一定周期循环产生的一组二进制信号。如111011101110，每隔4位重复一次1110，称为4位序列脉冲信

11、号。序列脉冲信号广泛用于数字设备测试、通信和遥控中的识别信号或基准信号等。图5-10 8位序列脉冲信号产生电路M1M0=01，为右移方式，Q3经非门接DSR，同时Q3作为OUT。首先令CR0，输出端全为零，则DSR为1；CP，DSR数 据 右 移，Q3的 输 出 依 次 为0000111100001111。电路产生的8位序列脉冲信号为00001111。图5-11 8位序列脉冲信号发生器输出波形第22页/共114页2023/3/25233.顺序脉冲发生器(1)顺序正脉冲 第23页/共114页2023/3/2524（2）顺序负脉冲第24页/共114页2023/3/25255.2.15.2.1异步二

12、进制计数器 5.2.25.2.2 同步二进制计数器 5.2 5.2 二进制计数器二进制计数器 第25页/共114页计数器：用以统计输入时钟脉冲CP个数的电路。计数器的分类：5.2 5.2 二进制计数器二进制计数器 1按计数进制分 二进制计数器：按二进制数运算规律进行计数的电路称作二进制计数器。十进制计数器：按十进制数运算规律进行计数的电路称作十进制计数器。任意进制计数器：二进制计数器和十进制计数器之外的其它进制计数器统称为任意进制计数器。二进制计数器是结构最简单的计数器，但应用很广。第26页/共114页2023/3/25272按数字的变化规律 加法计数器：随着计数脉冲的输入作递增计数的电路称作

13、加法计数器。减法计数器：随着计数脉冲的输入作递减计数的电路称作减法计数器。加/减计数器：在加/减控制信号作用下，可递增计数，也可递减计数的电路，称作加/减计数器，又称可逆计数器。也有特殊情况，不作加/减，其状态可在外触发控制下循环进行特殊跳转，状态转换图中构成封闭的计数环。3按计数器中触发器翻转是否同步分 异步计数器：计数脉冲只加到部分触发器的时钟脉冲输入端上，而其它触发器的触发信号则由电路内部提供，应翻转的触发器状态更新有先有后的计数器，称作异步计数器。同步计数器：计数脉冲同时加到所有触发器的时钟信号输入端，使应翻转的触发器同时翻转的计数器，称作同步计数器。第27页/共114页2023/3/

14、2528异步计数器的计数脉冲没有加到所有触发器的CP端。当计数脉冲到来时，各触发器的翻转时刻不同。分析时，要特别注意各触发器翻转所对应的有效时钟条件。异步二进制计数器是计数器中最基本最简单的电路，它一般由接成计数型的触发器连接而成，计数脉冲加到最低位触发器的CP端，低位触发器的输出Q作为相邻高位触发器的时钟脉冲。5.2.15.2.1 异步二进制计数器 第28页/共114页2023/3/25291异步二进制加法计数器 必须满足二进制加法原则：逢二进一（1+1=10，即Q由10时有进位。）组成二进制加法计数器时，各触发器应当满足：每输入一个计数脉冲，触发器应当翻转一次（即用T触发器）；当低位触发器

15、由1变为0时，应输出一个进位信号加到相邻高位触发器的计数输入端。第29页/共114页2023/3/2530图5-12 3位异步二进制加法计数器（1）JK触发器构成的3位异步二进制加法计数器（用CP脉冲下降沿触发）电路组成 工作原理 第30页/共114页2023/3/2531 计数器的状态转换表 表5-5 3位二进制加法计数器状态转换表 CP顺序Q2 Q1 Q0等效十进制数00 0 0010 0 1120 1 0230 1 1341 0 0451 0 1561 1 0671 1 1780 0 00第31页/共114页2023/3/2532 时序图 图5-13 3位二进制加法计数器的时序图 第32

16、页/共114页2023/3/2533 状态转换图 图5-14 3位二进制加法计数器的状态转换图 圆圈内表圆圈内表示示Q Q2 2Q Q1 1Q Q0 0的状态的状态 用箭头表用箭头表示状态转示状态转换的方向换的方向 第33页/共114页2023/3/2534 结论 如果计数器从000状态开始计数，在第八个计数脉冲输入后，计数器又重新回到000状态，完成了一次计数循环。所以该计数器是八进制加法计数器或称为模8加法计数器。如果计数脉冲CP的频率为f0，那么Q0输出波形的频率为1/2f0，Q1输出波形的频率为1/4 f0，Q2输出波形的频率为1/8 f0。这说明计数器除具有计数功能外，还具有分频的功

17、能。第34页/共114页2023/3/2535图5-15 由D触发器构成的3位异步二进制加法计数器(a)电路图 （b）时序图（2）由D触发器构成的3位异步二进制加法计数器（用CP脉冲上升沿触发）第35页/共114页2023/3/25362异步二进制减法计数器 必须满足二进制数的减法运算规则：0-1不够减，应向相邻高位借位，即10-11。组成二进制减法计数器时，各触发器应当满足：每输入一个计数脉冲，触发器应当翻转一次（即用T触发器）；当低位触发器由0变为1时，应输出一个借位信号加到相邻高位触发器的计数输入端。第36页/共114页2023/3/2537图5-16 3位异步二进制减法计数器(a)逻辑

18、图 (b)时序图（1）JK触发器组成的3位异步二进制减法计数器 （用CP脉冲下降沿触发）。第37页/共114页2023/3/2538表5-6 3位二进制减法计数器状态表 CP顺序Q2 Q1 Q0等效十进制数00 0 0011 1 1721 1 0631 0 1541 0 0450 1 1360 1 0270 0 1180 0 00第38页/共114页2023/3/2539图5-17 3位异步二进制减法计数器的状态转换图 圆圈内表圆圈内表示示Q Q2 2Q Q1 1Q Q0 0的状态的状态 用箭头表用箭头表示状态转示状态转换的方向换的方向 第39页/共114页2023/3/2540图5-18 由

19、D触发器构成的3位异步二进制减法计数器 （2 2）D D触发器构成的触发器构成的3 3位异步二进制减法计数器位异步二进制减法计数器 （用（用CPCP脉冲上升沿触发）。脉冲上升沿触发）。第40页/共114页2023/3/2541异步二进制计数器的构成方法可以归纳为：N位异步二进制计数器由N个计数型（T）触发器组成。若采用下降沿触发的触发器加法计数器的进位信号从Q端引出 减法计数器的借位信号从Q端引出 若采用上升沿触发的触发器加法计数器的进位信号从Q端引出 减法计数器的借位信号从Q端引出 N位二进制计数器可以计2N个数，所以又可称为2N进制计数器。第41页/共114页2023/3/2542异步二进

20、制计数器的优点：电路较为简单。缺点：进位（或借位）信号是逐级传送的，工作频率不能太高；状态逐级翻转，存在中间过渡状态。状态从111000的过程？111110 100 000第42页/共114页2023/3/25435.2.25.2.2同步二进制计数器 同步计数器中，各触发器的翻转与时钟脉冲同步。同步计数器的工作速度较快，工作频率也较高。1同步二进制加法计数器 （1）设计思想：所有触发器的时钟控制端均由计数脉冲CP输入，CP的每一个触发沿都会使所有的触发器状态更新。应控制触发器的输入端，可将触发器接成T触发器。当低位不向高位进位时，令高位触发器的T0，触发器状态保持不变；当低位向高位进位时，令高

21、位触发器的T=1，触发器翻转，计数加1。第43页/共114页2023/3/2544 （2）当低位全1时再加1，则低位向高位进位。111111100111110001111110000可得到T的表达式为：T0=J0=K0=1T1=J1=K1=Q0 T2=J2=K2=Q1Q0T3=J3=K3=Q2Q1Q0第44页/共114页2023/3/2545表5-7 4位二进制加法计数器的状态转换表 CP顺序Q3 Q2 Q1 Q000 0 0 010 0 0 120 0 1 030 0 1 140 1 0 050 1 0 160 1 1 070 1 1 181 0 0 091 0 0 1101 0 1 011

22、1 0 1 1121 1 0 0131 1 0 1141 1 1 0151 1 1 1160 0 0 0第45页/共114页2023/3/2546图5-19 4位同步二进制加法计数器的时序图 第46页/共114页2023/3/2547图5-20 4位同步二进制加法计数器 T0=J0=K0=1T1=J1=K1=Q0 T2=J2=K2=Q1Q0T3=J3=K3=Q2Q1Q0第47页/共114页2023/3/25482同步二进制减法计数器 （1）设计思想：所有触发器的时钟控制端均由计数脉冲CP输入，CP的每一个触发沿都会使所有的触发器状态更新。应控制触发器的输入端，可将触发器接成T触发器。当低位不向

23、高位借位时，令高位触发器的T0，触发器状态保持不变；当低位向高位借位时，令高位触发器的T=1，触发器翻转，计数减1。第48页/共114页2023/3/2549 （2）触发器的翻转条件是：当低位触发器的Q端全1时再减1，则低位向高位借位。1011100111100011111000011111可得到T的表达式为：第49页/共114页2023/3/2550表5-8 4位二进制减法计数器的状态转换表 CP顺序Q3 Q2 Q1 Q000 0 0 011 1 1 121 1 1 031 1 0 141 1 0 051 0 1 161 0 1 071 0 0 181 0 0 090 1 1 1100 1

24、1 0110 1 0 1120 1 0 0130 0 1 1140 0 1 0150 0 0 1160 0 0 0第50页/共114页2023/3/25513同步二进制可逆计数器 将加法和减法计数器综合起来，由控制门进行转换，可得到可逆计数器。图5-21 4位同步二进制可逆计数器 S为加减控制端S=1时，加法计数S=0时，减法计数第51页/共114页2023/3/25525.3.15.3.1异步计数器 5.3.25.3.2 同步计数器 5.3 5.3 任意进制计数器任意进制计数器 第52页/共114页2023/3/2553重点：1实现任意进制异步计数器的脉冲反馈法。2同步计数器的分析方法。第5

25、3页/共114页任意进制计数器是指计数器的模N不等于2n的计数器。5.3 5.3 任意进制计数器任意进制计数器 在异步二进制计数器的基础上，通过脉冲反馈或阻塞反馈来实现。5.3.15.3.1 异步计数器 1脉冲反馈式（以10进制计数器为例）设计思想：通过反馈线和门电路来控制二进制计数器中各触发器的RD端，以消去多余状态（无效状态）构成任意进制计数器。第54页/共114页2023/3/2555 实现10进制计数器的工作原理：4位二进制加法计数器从0000到1001计数。当第十个计数脉冲CP到来后，计数器变为1010状态瞬间，要求计数器返回到0000。显然，1010状态存在的时间极短（通常只有10

26、ns左右），可以认为实际出现的计数状态只有00001001，所以该电路实现了十进制计数功能。当计数器变为0000状态后，RD又迅速由0变为1状态，清零信号消失，可以重新开始计数。可令RD=Q1Q3，当1010状态时Q1、Q3同时为1，RD=0，使各触发器置0。第55页/共114页2023/3/2556CP顺序 Q3 Q2 Q1 Q0等效十进制数00 0 0 0010 0 0 1120 0 1 0230 0 1 1340 1 0 0450 1 0 1560 1 1 0670 1 1 1781 0 0 0891 0 0 19100 0 0 00 状态转换表 表149 十进制加法计数器状态转换表 短

27、暂过渡短暂过渡状态状态10101010 第56页/共114页2023/3/2557 状态转换图 图5-22 十进制加法计数器状态转换图 1010个稳个稳定状态定状态 短暂过渡短暂过渡状态状态10101010第57页/共114页2023/3/2558逻辑电路图图5-23异步十进制加法计数器 取状态取状态1010 1010 异步异步置置0 0第58页/共114页2023/3/2559 时序图 图5-24 异步十进制加法计数器时序图 0000000000000000十进制第59页/共114页2023/3/25602阻塞反馈式（以10进制计数器为例）设计思想：通过反馈线和门电路来控制二进制计数器中某些

28、触发器的输入端，以消去多余状态（无效状态）来构成任意进制计数器。逻辑电路图 图5-25阻塞反馈式异步十进制加法计数器 CPCP3 3=Q Q1 1 进位信号进位信号C C=Q Q3 3Q Q0 0 J J3 3=Q Q2 2Q Q1 1 J J1 1=Q Q3 3 第60页/共114页2023/3/2561 实现10进制计数器的计数原理：由于J1=Q3=1，计数器从0000状态到0111状态的计数，其过程与二进制加法计数器完全相同；当计数器为0111状态时，由于J1=1、J3=Q2Q1=1，若第八个CP计数脉冲到来，使Q0、Q1、Q2均由1变为0，Q3由0变为1，计数器的状态变为1000；第九

29、个CP计数脉冲到来后，计数器的状态变为1001，同时进位端C=Q0Q3=1；第61页/共114页2023/3/2562第十个CP计数脉冲到来后，因为此时J1=Q3=0，从Q 0送出的负脉冲（Q 0由1变为0时）不能使触发器F1翻转；但是，由于J3=Q2Q1=0、K3=1，Q0能直接触发F3，使Q3由1变为0，计数器的状态变为0000，从而使计数器跳过10101111六个状态直接复位到0000状态。此时，进位端C由1变为0，向高位计数器发出进位信号。可见，该电路实现了十进制加法计数器的功能。第62页/共114页2023/3/2563CP顺序 Q3 Q2 Q1 Q0C等效十进制数00 0 0 00

30、010 0 0 10120 0 1 00230 0 1 10340 1 0 00450 1 0 10560 1 1 00670 1 1 10781 0 0 00891 0 0 119100 0 0 000 状态转换表 表5-10 十进制加法计数器状态转换表 进位信号进位信号C C=Q Q3 3Q Q0 0 J J3 3=Q Q2 2Q Q1 1 CPCP3 3=Q Q1 1 J J1 1=Q Q3 3 第63页/共114页2023/3/2564 状态转换图 图5-26 异步十进制加法计数器状态转换图 1010个有效个有效状态构成状态构成计数环计数环 能自启动能自启动说明：六种无六种无效状态效状

31、态 六种无六种无效状态效状态 自启动是指若计数器由于某种原因进入无效状态后，在连续时钟脉冲作用下，能自动从无效状态进入到有效计数状态。第64页/共114页2023/3/25655.3.25.3.2同步计数器 分析步骤：（1）写驱动方程和输出方程。（2）将驱动方程代入触发器的特性方程，求出电路的状态方程（Qn+1表达式）。（3）画出相应的Qn+1卡诺图，然后画计数器的状态卡诺图。（4）列计数器的状态转换表，并画状态转换图和时序图。（5）说明计数器的逻辑功能。下面介绍同步计数器的分析方法。计数器的分析：根据给定的逻辑电路图，分析计数器状态和它的输出在输入信号和时钟信号作用下的变化规律。第65页/共

32、114页2023/3/2566图5-27 同步计数器电路 例5-1 试分析图5-27所示计数器的逻辑功能。解：（1）根据给定的逻辑图写出驱动方程和输出方程 J=?K=?（驱动方程）Y=?（输出方程）第66页/共114页2023/3/2567 解：（1）根据给定的逻辑图写出驱动方程和输出方程（2）将驱动方程代入JK触发器的特性方程，可以得到各触发器的状态方程 第67页/共114页2023/3/2568 （3）填Qn+1卡诺图及计数器的状态卡诺图 图5-28 计数器的状态卡诺图（a）Q2n+1卡诺图（b）Q1n+1卡诺图（c）Q0n+1卡诺图（d）计数器的状态卡诺图 第68页/共114页2023/

33、3/2569（4）列出状态转换表 表5-11 例5-1电路的状态转换表Qn3 Qn2 Qn1Q2n+1 Q1n+1 Q0n+1Y0 0 00 0 100 0 10 1 000 1 00 1 100 1 11 0 001 0 01 0 101 0 11 1 001 1 00 0 011 1 10 0 010 0 00 0 10第69页/共114页2023/3/2570画状态转换图 图5-29 例5-1电路的状态转换图 能自启动能自启动7 7个有效状个有效状态构成计态构成计数环数环 第70页/共114页2023/3/2571画时序图（即工作波形图）图5-30 例5-1电路的时序图 第71页/共11

34、4页2023/3/2572（5）说明计数器的逻辑功能 是一个同步七进制加法计数器，Y为进位脉冲，能够自启动。第72页/共114页2023/3/25731.74LS290的外引脚图、逻辑符号及逻辑功能5.4 5.4 中规模集成计数器及其应用中规模集成计数器及其应用 2.基本工作方式 3.应用举例 5.4.15.4.1 异步2510进制计数器74LS290 第73页/共114页2023/3/2574表5-11 部分常用集成计数器 第74页/共114页5.4.15.4.1 异步2510进制计数器74LS290 1.74LS290的外引脚图、逻辑符号及逻辑功能图5-31 74LS290 2510进制计

35、数器(a)外引脚图 (b)逻辑符号 输出CP输入异步置数第75页/共114页2023/3/2576表5-12 74LS290功能表 CPCP1 1-Q Q3 3Q Q2 2Q Q1 1 5 5进制进制 CPCP0 0-Q Q0 0 2 2进制进制 CPCP下降下降沿有效沿有效 第76页/共114页2023/3/25772基本工作方式 （1）二进制计数：将计数脉冲由CP0输入，由Q0输出图5-32(a)二进制计数器 计数顺序计数器状态CP0Q0001120第77页/共114页2023/3/25782基本工作方式 （2）五进制计数：将计数脉冲由CP1输入，由Q3、Q2、Q1 输出图5-32(b)五

36、进制计数器 计数顺序计数器状态CP1Q3 Q2 Q1 00 0 010 0 120 1 030 1 141 0 050 0 0第78页/共114页2023/3/25792基本工作方式 （3）8421BCD码十进制计数：将Q0与CP1相连,计数脉冲CP由CP0输入 图5-32(c)8421BCD码十进制计数器 计数计 数 器 状 态顺序Q3 Q2 Q1 Q000 0 0 010 0 0 120 0 1 030 0 1 140 1 0 050 1 0 160 1 1 070 1 1 181 0 0 091 0 0 1100 0 0 0二进制五进制第79页/共114页2023/3/25802基本工作

37、方式 （4）5421BCD码十进制计数：把CP0和Q3相连，计数脉冲由CP1输入 图5-32(d)5421BCD码十进制计数器 计数计 数 器 状 态顺序Q0 Q3 Q2 Q100 0 0 010 0 0 120 0 1 030 0 1 140 1 0 051 0 0 061 0 0 171 0 1 081 0 1 191 1 0 0100 0 0 0五进制二进制第80页/共114页2023/3/2581 附：用级联（相当于串行进位）法实现N进制计数器的方法（异步）。课堂讨论：级联法实现更大容量计数器时，计数器的顺序如何？这样构成的N进制计数器的计数状态将保留M1进制计数器的特点。第81页/共

38、114页2023/3/2582用S0，S1，S2，SN表示输入0，1，2，N个计数脉冲CP时计数器的状态。N进制计数器的计数工作状态应为N个：S0，S1，S2，SN-1在输入第N个计数脉冲CP后，通过控制电路，利用状态SN产生一个有效置0信号，送给异步置0端，使计数器立刻置0，即实现了N进制计数。（1）利用脉冲反馈法获得N进制计数器 3应用举例 课堂讨论：异步置0时状态SN出现的时间有多久？时间极短（通常只有10ns左右）第82页/共114页2023/3/2583 构成七进制计数器 图5-33（a）七进制计数器 先构成8421BCD码的10进制计数器；再用脉冲反馈法，令R0BQ2Q1Q0实现。

39、当计数器出现0111状态时，计数器迅速复位到0000状态，然后又开始从0000状态计数，从而实现00000110七进制计数。第83页/共114页2023/3/2584 构成六进制计数器 图5-33（b）六进制计数器 先构成8421BCD码的10进制计数器；再用脉冲反馈法，令R0AQ2、R0BQ1。当计数器出现0110状态时，计数器迅速复位到0000状态，然后又开始从0000状态计数，从而实现00000101六进制计数。第84页/共114页2023/3/2585计数器的级联是将多个集成计数器（如M1进制、M2进制）串接起来，以获得计数容量更大的N（=M1M2）进制计数器。一般集成计数器都设有级联

40、用的输入端和输出端。异步计数器实现的方法：低位的进位信号高位的CP端 先用级联法 再用脉冲反馈法（2）构成大容量计数器 第85页/共114页2023/3/2586例：利用两片74LS290构成23进制加法计数器。图5-34 74LS290构成二十三进制计数器先将两片接成8421BCD码十进制的CT74LS290级联组成1010=100进制异步加法计数器。00100011 再将状态“0010 0011”通过反馈与门输出至异步置0端，从而实现23进制计数器。10进制计数器的进位信号？进制计数器的进位信号？1001 0000时时Q3有下降沿。有下降沿。第86页/共114页2023/3/25871.7

41、4LS161的逻辑功能5.4 5.4 中规模集成计数器及其应用中规模集成计数器及其应用 2.应用举例5.4.2 5.4.2 同步四位二进制计数器74LS161 第87页/共114页5.4.2 5.4.2 同步四位二进制计数器74LS161 1.74LS161的逻辑功能图3-35 74LS161的外引线图 状态输出图3-36 74LS161的逻辑符号 并行输入CP输入第88页/共114页2023/3/2589表5-14 74LS161的功能表 CPCP上升上升沿有效沿有效 异步清异步清0 0功功能最优先能最优先 同步并同步并行置数行置数 CO=Q3 Q2 Q1 Q0 CTT第89页/共114页2

42、023/3/2590图5-22 74LS161的时序图 第90页/共114页2023/3/2591（1）同步二进制加法计数 2应用举例 实现四位二进制加法计数第91页/共114页2023/3/2592 （2）构成16以内的任意进制加法计数器：设计思想：利用脉冲反馈法 用S0，S1，S2，SMSN表示输入0，1，2，N个计数脉冲CP时计数器的状态。SM可以为S0，但需小于SN。对于异步置数：在输入第N个计数脉冲CP后，通过控制电路，利用状态SN产生一个有效置数信号，送给异步置数端，使计数器立刻返回到初始的预置数状态SM，即实现了SMSN-1计数。对于同步置数：在输入第N1个计数脉冲CP时，利用状

43、态SN-1产生一个有效置数信号，送给同步置数控制端，等到输入第N个计数脉冲CP时，计数器返回到初始的预置数状态SM，从而实现SMSN-1计数。第92页/共114页2023/3/2593 分析74LS161的置数功能：反馈信号的拾取可利用与非门拾取状态SN或SN1可利用进位输出CO拾取状态1111第93页/共114页2023/3/2594十进制计数器的计数状态顺序表 电路举例（以十进制计数器为例）第94页/共114页2023/3/2595图5-23 74LS161构成十进制计数器 改变改变D3 D2 D1 D0的状态，可以实现其它进制计数。的状态，可以实现其它进制计数。令令D3 D2 D1 D0

44、0110 利用进位输出CO取状态1111 实现十进制计数实现十进制计数（0110到到1111）第95页/共114页2023/3/2596图5-24用74LS161构成从0开始计数的十进制计数器 改变与非门的输入信号，改变与非门的输入信号，可以实现其它进制计数。可以实现其它进制计数。令令D3 D2 D1 D00000 利用与非门拾取状态1001 可实现从可实现从0开始计数的十进制计数开始计数的十进制计数（0000到到1001）第96页/共114页2023/3/2597用74LS161构成从0开始计数的十进制计数器 改变与非门的输入信号改变与非门的输入信号，可以实现其它进制计数。，可以实现其它进制

45、计数。利用与非门拾取状态1010 实现十进制计数实现十进制计数（0000到到1001）第97页/共114页2023/3/2598 （3）利用多片74LS161实现大容量计数 先用级联法 计数器的级联是将多个集成计数器（如M1进制、M2进 制）串 接 起 来，以 获 得 计 数 容 量 更 大 的N（=M1M2）进制计数器。一般集成计数器都设有级联用的输入端和输出端。同步计数器实现的方法：低位的进位信号高位的保持功能控制端（相当于触发器的T端）有进位时，高位计数功能T 1；无进位时，高位保持功能T 0。第98页/共114页2023/3/2599用两片CT74LS161级联成1616进制同步加法计

46、数器 低位片高位片在计到1111以前，CO10，高位片保持原状态不变在计到1111时，CO11，高位片在下一个CP加一 再用脉冲反馈法 第99页/共114页2023/3/25100例：用两片74LS161级联成五十进制计数器 00100011实现从0000 0000到0011 0001的50进制计数器十进制数50对应的二进制数为0011 0010 第100页/共114页2023/3/251011.构成分频器 5.4 5.4 中规模集成计数器及其应用中规模集成计数器及其应用 2.组成数字钟计数显示电路 5.4.3 5.4.3 计数器的应用实例 5.5 5.5 中规模时序逻辑电路的分析中规模时序逻

47、辑电路的分析 5.5.15.5.1 MSI时序逻辑电路的分析步骤 5.5.25.5.2 分析举例 本章小结本章小结 第101页/共114页5.4.3 5.4.3 计数器的应用实例 1.构成分频器 分频器可用来降低信号的频率，是数字系统中常用的电路。分频器的输入信号频率fI与输出信号频率fO之比称为分频比N。N进制计数器可实现N分频器。程序分频器是指分频比N随输入置数的变化而改变的分频器。用集成计数器实现的程序分频器，在通信、雷达和自动控制系统中被广泛应用。具有并行置数功能的计数器都可以构成程序分频器。第102页/共114页2023/3/25103表5-14 74LS161的功能表 同步并同步并

48、行置数行置数 CO=Q3 Q2 Q1 Q0 CTTCPCP上升上升沿有效沿有效 清零功能清零功能最优先最优先 第103页/共114页2023/3/25104图5-40 程序分频器（分频比N为1256）CC4516为可逆4位二进制计数器 接成减法计数器（U/D0）当高、低位计数器均减为0时 001分频器的输出信号fO 改变预置数的值，可以改变分频比。当前置数值S7S6S5S4S3S2S1S0为为10000011，则该程序分频器的分频比N=？13281631 第104页/共114页2023/3/251052组成数字钟计数显示电路 通常数字钟需要一个精确的时钟信号，一般采用石英晶体振荡器产生，经分频

49、后得到周期为1秒的脉冲信号CP。图5-41 数字钟“秒”计数、译码、显示电路 个位十进制十位六进制六十进制加法计数器 进位进位信号信号 BCD-七段显示译码器7448，输出为高电平有效。选共阴型数码管BS201。第105页/共114页2023/3/251065.5 5.5 中规模时序逻辑电路的分析中规模时序逻辑电路的分析 5.5.1 5.5.1 MSI时序逻辑电路的分析步骤 可以采用与分析MSI组合逻辑电路类似的划分功能块方法。划分的功能块既有组合逻辑电路功能块，又有时序逻辑电路功能块。如有必要，在对整个电路进行整体功能分析时，可以画出电路的工作波形。图5-42 分析MSI时序逻辑电路的流程图

50、 逻辑电路图划分功能块分析各块功能分析整体功能第106页/共114页2023/3/25107（1）将电路按功能划分成）将电路按功能划分成3个功能块个功能块 5.5.2 5.5.2 分析举例分析举例 例5-2 分析图5-43所示电路的逻辑功能。设输出逻辑变量R、Y、G分别为红、黄和绿灯的控制信号，时钟脉冲CP的周期为10 S。计数器计数器 译码器译码器 门电路门电路（2）分析各功能块电路的逻辑功能）分析各功能块电路的逻辑功能 8进制计数器进制计数器 反码输出的数据分配电路反码输出的数据分配电路 输出译码电路输出译码电路 第107页/共114页2023/3/25108图5-44 例5-2电路的工作