数字电路与逻辑设计第六章幻灯片.ppt

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1、数字电路与逻辑设计第六章第1页，共111页，编辑于2022年，星期六 本章知识要点：本章知识要点：异步时序电路的特点与类型异步时序电路的特点与类型;脉冲异步时序逻辑电路的分析与设计脉冲异步时序逻辑电路的分析与设计 ;电平异步时序逻辑电路的分析与设计电平异步时序逻辑电路的分析与设计.重点讨论电平异步时序逻辑电路。重点讨论电平异步时序逻辑电路。第六章 异步时序逻辑电路第2页，共111页，编辑于2022年，星期六在在同同步步时时序序逻逻辑辑电电路路中中，各各触触发发器器的的时时钟钟控控制制端端与与统统一一的的时时钟钟脉脉冲冲(简简称称CP)CP)相相连连接接，仅仅当当时时钟钟脉脉冲冲作作用用时时，电

2、电路路状态才能发生变化。状态才能发生变化。第六章 异步时序逻辑电路异异步步时时序序逻逻辑辑电电路路中中没没有有统统一一的的时时钟钟脉脉冲冲信信号号，电电路状态的改变是外部输入信号变化直接作用的结果。路状态的改变是外部输入信号变化直接作用的结果。根根据据电电路路结结构构和和输输入入信信号号形形式式的的不不同同，异异步步时时序序逻逻辑辑电电路路可可分分为为脉脉冲冲异异步步时时序序逻逻辑辑电电路路和和电电平平异异步步时时序序逻逻辑电路辑电路两种类型。两种类型。两类电路均有两类电路均有MealyMealy型和型和MooreMoore型两种结构模型。型两种结构模型。第3页，共111页，编辑于2022年，

3、星期六6.1.1 6.1.1 概述概述 一结一结 构构 脉冲异步时序电路的一般结构如下图所示。脉冲异步时序电路的一般结构如下图所示。图中，存储电路图中，存储电路可由时钟控制触发器可由时钟控制触发器或非时钟控制触发器或非时钟控制触发器组成。组成。6.1 6.1 脉冲异步时序逻辑电路脉冲异步时序逻辑电路第六章 异步时序逻辑电路第4页，共111页，编辑于2022年，星期六二二.输入信号的形式与约束输入信号的形式与约束1.1.输入信号为脉冲信号输入信号为脉冲信号;2.2.输入脉冲的宽度必须保证触发器可靠翻转输入脉冲的宽度必须保证触发器可靠翻转;3.3.输入脉冲的间隔必须保证前一个脉冲引起的电路响输入脉

4、冲的间隔必须保证前一个脉冲引起的电路响应完全结束后，后一个脉冲才能到来应完全结束后，后一个脉冲才能到来;4.4.不允许两个或两个以上输入端同时出现脉冲。不允许两个或两个以上输入端同时出现脉冲。理理由由:因因为为客客观观上上两两个个或或两两个个以以上上脉脉冲冲是是不不可可能能准准确确地地“同同时时”的的，在在没没有有时时钟钟脉脉冲冲同同步步的的情情况况下下，由由不不可可预预知知的的时时间间延迟造成的微小时差可能导致电路产生错误的状态转移。延迟造成的微小时差可能导致电路产生错误的状态转移。第六章 异步时序逻辑电路为什为什么？么？为什么为什么？第5页，共111页，编辑于2022年，星期六由由于于不不

5、允允许许两两个个或或两两个个以以上上输输入入端端同同时时出出现现脉脉冲冲,并并且且输输入入端端无无脉脉冲冲出出现现时时，电电路路状状态态不不会会发发生生变变化化。因因此此，对对n n个个输输入入端端的的电电路路，其其一一位位输输入入只只允允许许出出现现n+1n+1种种取取值值组组合合，其其中中有有效效输输入入种种取取值组合为值组合为n n种。种。第六章 异步时序逻辑电路即即：对对n n个个输输入入的的电电路路，只只需需考考虑虑各各自自单单独独出出现现脉脉冲冲的的n n种种情情况况，而不像同步时序逻辑电路中那样需要考虑，而不像同步时序逻辑电路中那样需要考虑2 2n n种情况。种情况。例例如如:假

6、假定定电电路路有有x x1 1、x x2 2和和x x3 3共共3 3个个输输入入，并并用用取取值值1 1表表示示有有脉脉冲冲出出现现，则则一一位位输输入入允允许许的的输输入入取取值值组组合合只只有有000000、001001、010010、100100共共4 4种，种，其中有效输入取值组合只有后面其中有效输入取值组合只有后面3 3种情况。种情况。第6页，共111页，编辑于2022年，星期六三三.输出信号的形式输出信号的形式脉脉冲冲异异步步时时序序逻逻辑辑电电路路的的输输出出信信号号可可以以是是脉脉冲冲信信号号也也可可以以是是电平信号。电平信号。第六章 异步时序逻辑电路若电路结构为若电路结构为

7、MealyMealy型，则输出一般为脉冲信号。型，则输出一般为脉冲信号。因因为为输输出出不不仅仅是是状状态态变变量量的的函函数数，而而且且是是输输入入的的函函数数，而而输入为脉冲信号，所以，输出一般是脉冲信号。输入为脉冲信号，所以，输出一般是脉冲信号。若电路结构为若电路结构为MooreMoore型，则输出一般是电平信号。型，则输出一般是电平信号。因因为为输输出出仅仅仅仅是是状状态态变变量量的的函函数数，所所以以，输输出出值值被被定定义义在在两两个个间间隔隔不定的输入脉冲之间，即由两个输入脉冲之间的状态决定。不定的输入脉冲之间，即由两个输入脉冲之间的状态决定。为什么？为什么？第7页，共111页，

8、编辑于2022年，星期六6.1.2 6.1.2 脉冲异步时序逻辑电路的分析脉冲异步时序逻辑电路的分析 一一.分析方法与步骤分析方法与步骤注意两点：注意两点：第六章 异步时序逻辑电路1.1.分析方法分析方法 分分析析方方法法与与同同步步时时序序逻逻辑辑电电路路大大致致相相同同。分分析析过过程程中中同同样样采采用用状状态表、状态图、时间图等作为工具。态表、状态图、时间图等作为工具。当当存存储储元元件件采采用用时时钟钟控控制制触触发发器器时时，对对触触发发器器的的时时钟钟控控制制端端应应作作为激励函数处理。为激励函数处理。仅仅当当时时钟钟端端有有脉脉冲冲作作用用时时，才才根根据据触触发发器器的的输输

9、入入确确定定状状态态转转移移方向，否则，触发器状态不变。方向，否则，触发器状态不变。根根据据对对输输入入的的约约束束，分分析析时时可可以以排排除除两两个个或或两两个个以以上上输输入入端端同同时时出现脉冲以及输入端无脉冲出现情况。出现脉冲以及输入端无脉冲出现情况。据此，可使状态图和状态表简化。据此，可使状态图和状态表简化。第8页，共111页，编辑于2022年，星期六(4)(4)用文字描述电路的逻辑功能。用文字描述电路的逻辑功能。（必要时画出时间图）（必要时画出时间图）2.2.分析步骤分析步骤(1)(1)写出电路的输出函数和激励函数表达式；写出电路的输出函数和激励函数表达式；(2)(2)列出电路次

10、态真值表或次态方程组；列出电路次态真值表或次态方程组；(3)(3)作出状态表和状态图；作出状态表和状态图；第六章 异步时序逻辑电路第9页，共111页，编辑于2022年，星期六二二.分析举例分析举例 例例1 1 分析下图所示脉冲异步时序逻辑电路，指出该电路分析下图所示脉冲异步时序逻辑电路，指出该电路功能。功能。第六章 异步时序逻辑电路第10页，共111页，编辑于2022年，星期六 写出输出函数和激励函数表达式写出输出函数和激励函数表达式Z=xyZ=xy2 2y y1 1J J2 2=K=K2 2=1=1；C C2 2=y=y1 1J J1 1=K=K1 1=1=1；C C1 1=x=x 解解:该

11、该电电路路由由两两个个J-KJ-K触触发发器器和和一一个个与与门门组组成成，有有一一个个输输入入端端x x和和一一个个输输出出端端Z Z，输输出出是是输输入入和和状状态态的的函函数数，属属于于MealyMealy型脉冲异步时序电路。型脉冲异步时序电路。第六章 异步时序逻辑电路第11页，共111页，编辑于2022年，星期六 列出电路次态真值表列出电路次态真值表 J-KJ-K触触发发器器的的状状态态转转移移发发生生在在时时钟钟端端脉脉冲冲负负跳跳变变的的瞬瞬间间，为为了了强强调调在在触触发发器器时时钟钟端端 C C1 1、C C2 2何何时时有有负负跳跳变变产产生生，在在次次态态真真值值表表中中用

12、用“”表表示示下下跳跳。仅仅当当时时钟钟端端有有“”出现时，相应触发器状态才能发生变化，否则状态不变。出现时，相应触发器状态才能发生变化，否则状态不变。根据激励函数（根据激励函数（J J2 2=K=K2 2=1=1；C C2 2=y=y1 1；J J1 1=K=K1 1=1=1；C C1 1=x=x）和）和JKJK触发器功能表，可列触发器功能表，可列出该电路的次态真值表如下表所示。出该电路的次态真值表如下表所示。第六章 异步时序逻辑电路输入现态激励函数次态xy2y1J2K2C2J1K1C1y2n+1y1n+111110 00 11 01 1 1 1 1 1 1 1 1 1 1 1 1 1 1

13、1 1 1 0 11 01 10 0J KQn+10 00 11 01 1 Q 0 1第12页，共111页，编辑于2022年，星期六作出状态表和状态图作出状态表和状态图根据次态真值表和输出函数表达式（根据次态真值表和输出函数表达式（Z=xyZ=xy2 2y y1 1），可作出该电），可作出该电路的状态表和状态图如下。路的状态表和状态图如下。第六章 异步时序逻辑电路现态y2y1次态y2n+1y1n+1 /输出Zx=1000110110 1/01 0/01 1/00 0/1第13页，共111页，编辑于2022年，星期六画出时间图并说明电路逻辑功能。画出时间图并说明电路逻辑功能。为为了了进进一一步步

14、描描述述该该电电路路在在输输入入脉脉冲冲作作用用下下的的状状态态和和输输出出变变化化过过程程，可可根根据据状状态态表表或或状状态态图图画画出出该该电电路路的的时时间间图图如如下下图图所所示。示。由状态图和时间图可知，该电路是一个由状态图和时间图可知，该电路是一个模模4 4加加1 1计数器，计数器，当收到第四个输入脉冲时，电路产生一个进位输出脉冲。当收到第四个输入脉冲时，电路产生一个进位输出脉冲。动画演示动画演示第六章 异步时序逻辑电路第14页，共111页，编辑于2022年，星期六例例2 2 分析下图所示脉冲异步时序逻辑电路。分析下图所示脉冲异步时序逻辑电路。第六章 异步时序逻辑电路第15页，共

15、111页，编辑于2022年，星期六解解：该该电电路路的的存存储储电电路路部部分分由由两两个个与与非非门门构构成成的的基基本本R-SR-S触触发发器器组组成成。电电路路有有三三个个输输入入端端 x x1 1、x x2 2和和x x3 3，一一个个输输出出端端Z Z，输输出出Z Z是是状状态态变变量量的的函函数数，属属于于MooreMoore型型脉脉冲冲异步时序电路。异步时序电路。写出输出函数和激励函数表达式写出输出函数和激励函数表达式第六章 异步时序逻辑电路第16页，共111页，编辑于2022年，星期六列出电路次态真值表列出电路次态真值表根据激励函数表达式和根据激励函数表达式和R-SR-S触发器

16、的功触发器的功能表，可列出次态真值表如下。能表，可列出次态真值表如下。R SQn+10 0 d0 1 01 0 11 1 Q第六章 异步时序逻辑电路输入x1x2x3现态y2y1激励函数R2S2R1S1次态y2n+1y1n+11 0 01 0 01 0 01 0 00 1 00 1 00 1 00 1 00 0 10 0 10 0 10 0 10 00 11 01 10 00 11 01 10 00 11 01 11 0 0 11 0 0 11 0 0 11 0 0 11 1 1 10 1 0 11 1 1 00 1 0 10 1 0 10 1 0 10 1 1 10 1 1 11 01 01

17、01 00 00 01 10 00 00 00 00 1第17页，共111页，编辑于2022年，星期六 作出状态表和状态图作出状态表和状态图根根据据次次态态真真值值表表和和电电路路输输出出函函数数表表达达式式，可可作作出出该该电电路路的的状态表如下表所示，状态图如下图所示。状态表如下表所示，状态图如下图所示。动画演示动画演示第六章 异步时序逻辑电路现态y2y1次态y2n+1y1n+1输出Zx1x2x3000110111010101000001100000000010100第18页，共111页，编辑于2022年，星期六 画出时间图并说明电路功能画出时间图并说明电路功能假假定定输输入入端端x x1

18、 1、x x2 2、x x3 3出出现现脉脉冲冲的的顺顺序序依依次次为为“x x1 1x x2 2x x1 1x x3 3x x1 1x x2 2x x3 3x x1 1x x3 3x x2 2”，根根据据状状态态表表或或状状态态图图可可作作出出时时间间图图如图所示。如图所示。图图中中，假假定定电电路路状状态态转转换换发发生生在在输输入入脉脉冲冲作作用用结结束束时时，因因此此，转转换换时时刻刻与与脉脉冲冲后沿对齐。后沿对齐。由由状状态态图图和和时时间间图图可可知知，该该电电路路当当3 3个个输输入入端端按按x x1 1、x x2 2、x x3 3的的顺顺序序依依次次出出现现脉脉冲冲时时，产产生

19、生一一个个“1 1”输输出出信信号号，其其他他情情况况下下输输出出为为“0 0”。因因此此，该该电电路路是是一一个个“x1x2x3”序列检测器。序列检测器。第六章 异步时序逻辑电路第19页，共111页，编辑于2022年，星期六一一.方法与步骤方法与步骤方方法法:设设计计方方法法与与同同步步时时序序逻逻辑辑电电路路设设计计大大致致相相同同，主主要要应注意两个问题。应注意两个问题。由于不允许两个或两个以上输入端同时为由于不允许两个或两个以上输入端同时为1 1（用（用1 1表示表示有脉冲出现），设计时可以作如下处理：有脉冲出现），设计时可以作如下处理：当有多个输入信号时，只需考虑多个输入信号中仅一当

20、有多个输入信号时，只需考虑多个输入信号中仅一个为个为1 1的情况；的情况；在确定激励函数和输出函数时，可将两个或两个以上在确定激励函数和输出函数时，可将两个或两个以上输入同时为输入同时为1 1的情况作为无关条件处理。的情况作为无关条件处理。当存储电路采用带时钟控制端的触发器时，触发器的当存储电路采用带时钟控制端的触发器时，触发器的时钟端应作为激励函数处理。设计时通过对触发器的时钟端时钟端应作为激励函数处理。设计时通过对触发器的时钟端和输入端综合处理，有利于函数简化。和输入端综合处理，有利于函数简化。6.1.3 6.1.3 脉冲异步时序逻辑电路的设计脉冲异步时序逻辑电路的设计 第六章 异步时序逻

21、辑电路第20页，共111页，编辑于2022年，星期六 设设计计脉脉冲冲异异步步时时序序逻逻辑辑电电路路时时，4 4种种常常用用时时钟钟控控制制触触发发器器，可可采采用用如如右右所所示示的的激励表。激励表。从从表表中中可可知知，当当触触发发器器状状态态保保持持不不变变时时,有有两两种不同的处理方法：种不同的处理方法：可以令可以令CPCP为为d d，输入，输入端端取取相相应应值值；也也可可以以令令CPCP为为0 0，输入端取任意值。，输入端取任意值。第六章第六章 异步时序逻辑电路异步时序逻辑电路QQn+1CP D0 0d 00 d0 11 11 01 01 1d 10 dQQn+1CP T0 0d

22、 00 d0 11 11 01 11 1d 00 dQQn+1CP J K0 0d 0 d0 d d0 11 1 d1 01 d 11 1d d 00 d dQQn+1CP R S0 0d d 00 d d0 11 0 11 01 1 01 1d 0 d0 d d第21页，共111页，编辑于2022年，星期六 步骤步骤设计过程与同步时序电路相同，具体如下：设计过程与同步时序电路相同，具体如下：形成原始状态图形成原始状态图 状态化简状态化简 状态编码状态编码 画逻辑电路图画逻辑电路图 确定激励函数确定激励函数 和输出函数和输出函数第六章 异步时序逻辑电路第22页，共111页，编辑于2022年，星

23、期六二二.设计举例设计举例 例例1 1 用用T T触触发发器器作作为为存存储储元元件件，设设计计一一个个异异步步模模8 8加加1 1计计数数器器，电电路路对对输输入入端端x x出出现现的的脉脉冲冲进进行行计计数数，当当收收到到第第八八个个脉脉冲冲时时，输输出出端端Z Z产生一个进位输出脉冲。产生一个进位输出脉冲。解解:由题意可知，该电路模型为由题意可知，该电路模型为MealyMealy型。由于状态数目和状态型。由于状态数目和状态转换关系非常清楚，可直接作出二进制状态图和状态表。转换关系非常清楚，可直接作出二进制状态图和状态表。作出状态图和状态表作出状态图和状态表设设电电路路初初始始状状态态为为

24、“000000”，状状态态变变量量用用y y3 3、y y2 2、y y1 1表表示示，可可作作出出二二进制状态图如下。进制状态图如下。第六章 异步时序逻辑电路0001000010100111011101111/01/1x/Zx/Z1/01/01/01/01/01/0第23页，共111页，编辑于2022年，星期六相应二进制状态表为相应二进制状态表为第六章 异步时序逻辑电路现 态y3y2y1次态y3n+1y2n+1y1n+1/输出Zx=10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 1/00 1 0/00 1 1/01 0 0/01 0 1/01 1 0

25、/01 1 1/00 0 0/1第24页，共111页，编辑于2022年，星期六 确定激励函数和输出函数确定激励函数和输出函数假假定定状状态态不不变变时时，令令相相应应触触发发器器的的时时钟钟端端为为0 0，输输入入端端T T任任意意；而而状状态需要改变时，令相应触发器的时钟端为态需要改变时，令相应触发器的时钟端为1(1(有脉冲出现有脉冲出现)，T T端为端为1 1。根根据据状状态态表表，可可得得到到x x为为1 1时时的的激激励励函函数数和和输输出出函函数数真真值值表表如如下。下。第六章 异步时序逻辑电路输入脉冲x现态y3y2y1次态y3n+1y2n+1y1n+1激励函数C3T3C2T2C1T

26、1输出Z111111110 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 00 d 0 d 1 10 d 1 1 1 10 d 0 d 1 11 1 1 1 1 10 d 0 d 1 10 d 1 1 1 10 d 0 d 1 11 1 1 1 1 100000001第25页，共111页，编辑于2022年，星期六根根据据激激励励函函数数和和输输出出函函数数真真值值表表，并并考考虑虑到到x x为为0 0时时(无无脉脉冲冲输输入入,电路状态不变电路状态不变)，可令各触发器时钟端为，可令各触发

27、器时钟端为0 0，输入端，输入端T T随意。可得到简化后的激励函数和输出函数表达式如下：随意。可得到简化后的激励函数和输出函数表达式如下：C3=xy2y1；T3=1；C2=xy1；T2=1；C1=x；T1=1；Z=xy3y2y1第六章 异步时序逻辑电路输入脉冲x现态y3y2y1次态y3n+1y2n+1y1n+1激励函数C3T3C2T2C1T1输出Z111111110 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 00 d 0 d 1 10 d 1 1 1 10 d 0 d 1 11 1

28、1 1 1 10 d 0 d 1 10 d 1 1 1 10 d 0 d 1 11 1 1 1 1 100000001第26页，共111页，编辑于2022年，星期六 画出逻辑电路图画出逻辑电路图根根据据激激励励函函数数和和输输出出函函数数表表达达式式，可可画画出出实实现现给给定定要要求求的的逻逻辑辑电电路如下图所示。路如下图所示。第六章 异步时序逻辑电路第27页，共111页，编辑于2022年，星期六例例2 2 用用D D触触发发器器作作为为存存储储元元件件，设设计计一一个个“x x1 1x x2 2x x2 2”序序列列检检测测器器。该该电电路路有有两两个个输输入入x x1 1和和x x2 2

29、，一一个个输输出出Z Z。仅仅当当x x1 1输输入入一一个个脉脉冲冲后后，x x2 2连连续续输输入入两两个个脉脉冲冲时时，输输出出端端Z Z由由0 0变变为为1 1，该该1 1信信号号一一直直维维持持到到输输入入端端x x1 1或或x x2 2再出现脉冲时才由再出现脉冲时才由1 1变为变为0 0。典型输入、输出时间图如下图所示。典型输入、输出时间图如下图所示。第六章 异步时序逻辑电路第28页，共111页，编辑于2022年，星期六解解:由题意可知，该序列检测器为由题意可知，该序列检测器为MooreMoore型脉冲异步时序电路型脉冲异步时序电路。(1)(1)作出原始状态图和原始状态表作出原始状

30、态图和原始状态表设初始状态为设初始状态为A A，并假定用，并假定用x x1 1表示表示x x1 1端有脉冲输入，端有脉冲输入，x x2 2表示表示x x2 2端端有脉冲输入。根据题意可作出原始状态图和原始状态表如下。有脉冲输入。根据题意可作出原始状态图和原始状态表如下。演示动画演示动画第六章 异步时序逻辑电路现态次态输出Zx1x2ABCDBBBBACDA0001第29页，共111页，编辑于2022年，星期六(2)(2)状态化简状态化简用观察法检查原始状态表，可知该状态表中的状态均不等效，用观察法检查原始状态表，可知该状态表中的状态均不等效，即已为最简状态表。具体如下：即已为最简状态表。具体如下

31、：ABACADBCCD第六章 异步时序逻辑电路现态次态输出Zx1x2ABCDBBBBACDA0001第30页，共111页，编辑于2022年，星期六(3)(3)状态编码状态编码最最简简状状态态表表中中有有4 4个个状状态态，故故用用两两位位二二进进制制代代码码表表示示。设设状状态态变变量量为为y y2 2、y y1 1，根根据据相相邻邻编编码码法法，可可采采用用左左下下表表所所示示编编码码方方案案。二二进进制制状状态表如右下表所示。态表如右下表所示。第六章 异步时序逻辑电路状态编码y2y1ABCD00100111现态y2y1次态y2n+1y1n+1输出Zx1x200011011101010100

32、01101000001现态次态输出Zx1x2ABCDBBBBACDA0001第31页，共111页，编辑于2022年，星期六(4)(4)确定输出函数和激励函数确定输出函数和激励函数假假定定次次态态与与现现态态相相同同时时，令令时时钟钟端端取取值值为为0 0，D D端端取取值值随随意意;次次态态与现态不同时，令与现态不同时，令D D端取值与次态相同，时钟端取值为端取值与次态相同，时钟端取值为1(1(有脉冲出现有脉冲出现)。根据二进制状态表，可得到激励函数和输出函数真值表根据二进制状态表，可得到激励函数和输出函数真值表如下表所示。如下表所示。第六章 异步时序逻辑电路输入脉冲x2x1现态y2y1次态y

33、2n+1y1n+1激励函数C2D2C1D1输出Z0 10 00 11 01 11 01 01 01 01 1 0 d1 1 1 00 d 0 d0 d 1 000011 00 00 11 01 10 01 10 10 00 d 0 d1 1 0 d1 0 1 11 0 1 00001第32页，共111页，编辑于2022年，星期六令输入端无脉冲出现时，各触发器时钟端为令输入端无脉冲出现时，各触发器时钟端为0 0，输入端取任意值，输入端取任意值“d d”，并将两个输入端同时为，并将两个输入端同时为1(1(不允许不允许)作为无关条件作为无关条件处理，可得到激励函数和输出函数卡诺图如下图所示。处理，可

34、得到激励函数和输出函数卡诺图如下图所示。第六章 异步时序逻辑电路第33页，共111页，编辑于2022年，星期六 画出逻辑电路图画出逻辑电路图 根根据据激激励励函函数数和和输输出出函函数数表表达达式式，可可画画出出该该序序列列检检测测器器的的逻逻辑辑电路图如下图所示。电路图如下图所示。第六章 异步时序逻辑电路第34页，共111页，编辑于2022年，星期六6.2.1 6.2.1 概述概述 前面所述前面所述 脉冲异步时序电路和同步时序电路有两个共同的特点：脉冲异步时序电路和同步时序电路有两个共同的特点：电路状态的转换是在脉冲作用下实现的；电路状态的转换是在脉冲作用下实现的；电路对过去输入信号的记忆由

35、触发器的状态体现。电路对过去输入信号的记忆由触发器的状态体现。在同步时序电路中，电路的状态转换受统一的时钟脉冲控制；脉冲在同步时序电路中，电路的状态转换受统一的时钟脉冲控制；脉冲异步时序电路中没有统一的时钟脉冲，因此，规定输入信号为脉冲信号，异步时序电路中没有统一的时钟脉冲，因此，规定输入信号为脉冲信号，即控制电路状态转换的脉冲由电路输入端直接提供。即控制电路状态转换的脉冲由电路输入端直接提供。6.2 6.2 电平异步时序逻辑电路电平异步时序逻辑电路第六章 异步时序逻辑电路第35页，共111页，编辑于2022年，星期六事实上，对上述特点可进一步理解如下：事实上，对上述特点可进一步理解如下：脉脉

36、冲冲信信号号只只不不过过是是电电平平信信号号的的一一种种特特殊殊形形式式。所所谓谓电电平平信信号号是是指指信信号号的的“0 0”值值和和 “1 1”值值的的持持续续时时间间是是随随意意的的，它它以以电电位位的的变变化化作为信号的变化。作为信号的变化。如如:而而脉脉冲冲信信号号的的“1 1”值值仅仅仅仅维维持持一一个个固固定定的的短短暂暂时时刻刻，它它以以脉脉冲信号的有、无标志信号的变化。冲信号的有、无标志信号的变化。如如:显然，电平信号在短时间内的两次变化便形成了脉冲。显然，电平信号在短时间内的两次变化便形成了脉冲。第六章 异步时序逻辑电路第36页，共111页，编辑于2022年，星期六电电路路

37、中中的的触触发发器器，不不管管是是哪哪种种类类型型，都都是是由由逻逻辑辑门门加加反反馈馈回回路构成的。路构成的。将将上上述述两两个个特特点点一一般般化化，便便可可得得到到时时序序逻逻辑辑电电路路中中更更具具一一般般性性的的另另一类电路一类电路电平异步时序逻辑电路。电平异步时序逻辑电路。电电平平异异步步时时序序逻逻辑辑电电路路的的记记忆忆功功能能是是由由反反馈馈回回路路中中的的延延迟迟元元件件实实现现的。的。注意：延时加反馈可以实现记忆功能！如注意：延时加反馈可以实现记忆功能！如:电电路路中中一一般般不不用用专专门门插插入入延延迟迟元元件件，而而是是利利用用电电路路本本身身固固有的分布延迟在反馈

38、回路中的有的分布延迟在反馈回路中的“集总集总”。X(t)Y(t+t)tY(t+t)=X(t),Y(t+t)=X(t),说明什说明什吗？有瞬间记忆功能！吗？有瞬间记忆功能！tXYX X与与Y Y关系如何？关系如何？第六章 异步时序逻辑电路第37页，共111页，编辑于2022年，星期六一一.电平异步时序逻辑电路的结构特点电平异步时序逻辑电路的结构特点 结构框图结构框图一般结构模型如下图所示。一般结构模型如下图所示。图中：图中：x x1 1，x xn n：外部输入信号；：外部输入信号；Z Z1 1，Z Zm m：外部输出信号；：外部输出信号；Y Y1 1，Y Yr r：激励状态；：激励状态；y y1

39、 1，y yr r：二次状态；：二次状态；tt1 1，ttr r：反馈回路中：反馈回路中 的时间延迟。的时间延迟。第六章 异步时序逻辑电路第38页，共111页，编辑于2022年，星期六 组成组成电平异步时序逻辑电路可由逻辑门加反馈组成。电平异步时序逻辑电路可由逻辑门加反馈组成。逻辑方程逻辑方程电路可用以下逻辑方程组描述：电路可用以下逻辑方程组描述：Z Zi i=f=fi i(x(x1 1,x,xn n,y,y1 1,y,yr r)i=1,i=1,m,m Y Yj j=g=gj j(x(x1 1,x,xn n,y,y1 1,y,yr r)j=1,j=1,r ,r y yj j(t+tj)=Yj(

40、t)(t+tj)=Yj(t)例如：用例如：用“或非或非”门构成门构成的的R-SR-S触发器。触发器。第六章 异步时序逻辑电路动画演示动画演示第39页，共111页，编辑于2022年，星期六 电平异步时序逻辑电路的特点电平异步时序逻辑电路的特点电平异步时序电路具有如下特点：电平异步时序电路具有如下特点：电电路路输输出出和和状状态态的的改改变变是是由由输输入入信信号号电电位位的的变变化化直直接接引引起起的的，工作速度较高；工作速度较高；电电路路的的二二次次状状态态和和激激励励状状态仅仅相差一个时间延迟。态仅仅相差一个时间延迟。即即二二次次状状态态y y是是激激励励状状态态Y Y经经过过延延迟迟tt后

41、后的的“重重现现”。稳稳定定状状态态下下，激激励励状状态态与与二二次次状状态态相相同，即同，即 y=Yy=Y。第六章 异步时序逻辑电路第40页，共111页，编辑于2022年，星期六 输入信号的一次变化可能引起二次状态的多次变化。输入信号的一次变化可能引起二次状态的多次变化。在稳定状态下输入信号发生变化后在稳定状态下输入信号发生变化后,若新的激励状态若新的激励状态Y Y的的值与二次状态值与二次状态y y的值不同的值不同,则变化后的则变化后的Y Y经过经过tt的延迟后形成的延迟后形成新的二次状态新的二次状态y y反馈到组合电路输入端反馈到组合电路输入端,新的二次状态新的二次状态y y又会又会引起输

42、出引起输出Z Z和激励状态和激励状态Y Y的变化的变化,该过程将一直进行到激励状该过程将一直进行到激励状态态Y Y等于二次状态等于二次状态y y，使电路进入一个新的稳定状态为止。，使电路进入一个新的稳定状态为止。电路在状态转换过程中电路在状态转换过程中存在稳定状态和非稳定状态。存在稳定状态和非稳定状态。稳定状态：稳定状态：Y=y Y=y 非稳定状态：非稳定状态：Y yY y第六章 异步时序逻辑电路第41页，共111页，编辑于2022年，星期六 输入信号的约束输入信号的约束 (1)(1)不允许两个或两个以上输入信号同时发生变化。不允许两个或两个以上输入信号同时发生变化。因因为为客客观观上上不不可

43、可能能有有准准确确的的“同同时时”，而而微微小小的的时时差差都都可可能能使最终到达的状态不确定。使最终到达的状态不确定。(2)(2)输入信号变化引起的电路响应必须完全结束后输入信号变化引起的电路响应必须完全结束后,才允才允许输入信号再次变化。换句话说，必须使电路进入稳定状态许输入信号再次变化。换句话说，必须使电路进入稳定状态后，才允许输入信号发生变化。后，才允许输入信号发生变化。以上两条是使电平异步时序电路能可靠工作的基本条件，通常将以上两条是使电平异步时序电路能可靠工作的基本条件，通常将满足上述条件的工作方式称为基本工作方式，并将按基本工作方式工满足上述条件的工作方式称为基本工作方式，并将按

44、基本工作方式工作的电平异步时序逻辑电路称为作的电平异步时序逻辑电路称为基本型电路。基本型电路。0001 10 11 （不允许）（不允许）例如例如第六章 异步时序逻辑电路第42页，共111页，编辑于2022年，星期六二二.电平异步时序逻辑电路的描述电平异步时序逻辑电路的描述 2.2.流程表流程表 流流程程表表：是是一一种种以以卡卡诺诺图图的的格格式式反反映映电电路路输输出出信信号号、激激励励状状态与电路输入信号、二次状态之间关系的一种表格。态与电路输入信号、二次状态之间关系的一种表格。1 1逻辑方程逻辑方程 电路可用以下逻辑方程组描述：电路可用以下逻辑方程组描述：Z Zi i=f=fi i(x(

45、x1 1,x,xn n,y,y1 1,y,yr r)i=1,i=1,m,m Y Yj j=g=gj j(x(x1 1,x,xn n,y,y1 1,y,yr r)j=1,j=1,r,r y yj j(t+tj)=Yj(t)(t+tj)=Yj(t)第六章 异步时序逻辑电路第43页，共111页，编辑于2022年，星期六流程表的一般格式如下表所示。流程表的一般格式如下表所示。构造流程表应注意两点：构造流程表应注意两点：将表中与二次状态相同的激励状态加上圆圈，以表示电路处于稳将表中与二次状态相同的激励状态加上圆圈，以表示电路处于稳态，否则处于非稳态。态，否则处于非稳态。将一位输入的各种取值按代码相邻的关

46、系排列将一位输入的各种取值按代码相邻的关系排列(与卡诺图相同与卡诺图相同)，以表示输入信号只能在相邻位置上发生变化。以表示输入信号只能在相邻位置上发生变化。第六章 异步时序逻辑电路Moore型流程表二次状态激励状态输出输入xyYZMealy型流程表二次状态激励状态/输出输入xyY/Z第44页，共111页，编辑于2022年，星期六例如，用或非门构成的基本例如，用或非门构成的基本R-SR-S触发器是一个最简单的电触发器是一个最简单的电平异步时序逻辑电路。该电路的状态即输出，属于平异步时序逻辑电路。该电路的状态即输出，属于MooreMoore型电型电平异步时序逻辑电路的特例。其激励方程为平异步时序逻

47、辑电路的特例。其激励方程为根据激励方程和约束条件根据激励方程和约束条件RS=0RS=0，可作出相应流程表如下表所，可作出相应流程表如下表所示。示。第六章 异步时序逻辑电路R-S触发器流程表二次状态y激励状态输出RS=00RS=01RS=11RS=10001d00111d01第45页，共111页，编辑于2022年，星期六流程表能详细反映电路的工作过程及工作特点！例如：流程表能详细反映电路的工作过程及工作特点！例如：/1x2x1=11011110 01x2x1=10 x2x1=01x2x1=00 激励状态激励状态Y2Y1/输出输出Z二次状态二次状态 y2y10011/0 00 11 10/010/

48、010/000/1/0/001/110/011/010/011/011/011/011/0注意：流程表并不能清晰地反映电路的逻辑功能！注意：流程表并不能清晰地反映电路的逻辑功能！第六章 异步时序逻辑电路第46页，共111页，编辑于2022年，星期六3.3.总态图总态图电电平平异异步步时时序序逻逻辑辑电电路路在在输输入入信信号号作作用用下下存存在在稳稳态态和和非非稳稳态态，而而且且在在同同一一输输入入信信号号作作用用下下，可可能能有有一一个个稳稳态态也也可可能能有有多多个个稳稳态态，为为了了对对电电路路的的工工作作状状态态和和逻逻辑辑功功能能作作出出确确切切的的说说明明，除除了了流流程程表表和常

49、用的时间图外，引入了总态和总态图的概念。和常用的时间图外，引入了总态和总态图的概念。总态：总态：指电路输入和二次状态的组合，记作指电路输入和二次状态的组合，记作(x,y)(x,y)。在在流流程程表表中中，代代表表某某个个二二次次状状态态的的一一行行和和代代表表某某种种输输入入取取值值的一列的交叉点对应一个总态。的一列的交叉点对应一个总态。总总态态图图：反反映映稳稳定定总总态态之之间间转转移移关关系系及及相相应应输输出出的的一一种种有有向向图。图。第六章 异步时序逻辑电路第47页，共111页，编辑于2022年，星期六一个电平异步时序逻辑电路的逻辑功能，是由该电路在输入一个电平异步时序逻辑电路的逻

50、辑功能，是由该电路在输入作用下各稳定总态之间的转移关系以及各时刻的输出来体现的。作用下各稳定总态之间的转移关系以及各时刻的输出来体现的。总态图能够清晰地描述一个电路的逻辑功能。总态图能够清晰地描述一个电路的逻辑功能。例如，例如，R-SR-S触发器的流程表所对应的总态图如下图所示。触发器的流程表所对应的总态图如下图所示。(00,(00,0 0)/0)/0(01,(01,1 1)/1)/1(10,(10,0 0)/0)/0(00,(00,1 1)/1)/1第六章 异步时序逻辑电路第48页，共111页，编辑于2022年，星期六6.2.2 6.2.2 电平异步时序逻辑电路的分析电平异步时序逻辑电路的分