第三章：组合逻辑电路(第二节.pptx

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1、3.23.4 中规模集成组合电路中规模集成组合电路中规模集成电路中规模集成电路（MSI）加法器（全加器）加法器（全加器）数值比较器数值比较器编码器编码器译码器译码器数据选择器数据选择器 数据分配器数据分配器第1页/共85页3.2.1 加法器加法器一、半加器：一、半加器：（Half Adder）1.1.半加半加：两个：两个 1 1 位二进制数相加不考虑低位进位。位二进制数相加不考虑低位进位。2.2.表达式：表达式：3.3.逻辑图及符号：逻辑图及符号：4.集成芯片：集成芯片：COSiAiBiCi第2页/共85页二二.全加器：（全加器：（Full Adder）1.1.全加：全加：两个两个 1 1 位

2、二进制数相加，考虑低位进位。位二进制数相加，考虑低位进位。2.2.表达式：表达式：3.3.逻辑图及符号：逻辑图及符号：(a)(a)用用与门与门、或门或门和和非门非门实现实现(b)(b)用用与或非门与或非门和和非门非门实现实现COC ISiAiBiCi-1Ci国标符号国标符号第3页/共85页&1111AiSiCiBiCi-11用用与门与门、或门或门和和非门非门实现实现第4页/共85页用用与或非门与或非门和和非门非门实现实现&1&1111CiSiAiBiCi-1用卡诺图求出非，然后再取非。用卡诺图求出非，然后再取非。第5页/共85页1 2 3 4 5 6 714 13 12 11 10 9 8C6

3、61C661VDD 2Ai2Bi 2Ci-1 1Ci 1Si 2Si 1Ci-1 2Ci 1Ai1Bi VSS 74LS18374LS183VCC 2Ai2Bi 2Ci-1 2Ci 2Si VCC 2A 2B 2CIn 2COn+1 2F1A1B 1CIn1FGND1Ai1Bi1Ci-11Si地1Ci1COn+1 4.4.集成全加器：集成全加器：TTL：74LS183CMOS：C661思考：思考：如何用这个芯片组成两位的加法器如何用这个芯片组成两位的加法器第6页/共85页三、多位加法器三、多位加法器（Adder）实现多位二进制数相加的电路实现多位二进制数相加的电路串行进位加法器串行进位加法器并

4、行进位加法器并行进位加法器加法器加法器第7页/共85页1.4 1.4 位串行进位加法器位串行进位加法器C0S0B0A0C0-1COS SCIC1S1B1A1COS SCIC2S2B2A2COS SCIC3S3B3A3COS SCI特点：电路简单，连接方便速度低特点：电路简单，连接方便速度低 第8页/共85页2.2.超前进位加法器超前进位加法器 作加法运算时，总进位信号由输入二进制数直接作加法运算时，总进位信号由输入二进制数直接产生。产生。超前进位电路 S3 S2 S1 S0C3A3B3A2B2A1B1A0B0C0-1CICICICI74LS182特点：电路比较复杂，但速度较快特点：电路比较复杂

5、，但速度较快第9页/共85页3.3.集成加法器芯片：集成加法器芯片：TTL：74LS283CMOS：CC4008P155 图3.2.7第10页/共85页三、全加器的应用三、全加器的应用 例例 1 试用全加器构成二进制减法器。(AB0)如果AB均为正数，而且：A原 -B原 C原那么：当 AB时：A补 +（-B）补 C补原理：第11页/共85页图图 4 18 全加器实现二进制减法电路全加器实现二进制减法电路 第12页/共85页 例例 2 2 试用全加器完成二进制的乘法功能。解解 以两个二进制数相乘为例。乘法算式如下：第13页/共85页利用全加器实现二进制的乘法 第14页/共85页 例例3 3：试采

6、用四位全加器完成8421BCD码到余3代码的转换。由于 8421BCD码加0011 即为余 3 代码，所以其转换电路就是一个加法电路，如图 4-22 所示。原理：第15页/共85页转换电路 第16页/共85页3.2.2 数值比较器数值比较器一、一、1 1 位数值比较器：位数值比较器：Li(A B)Gi(A=B)Mi(A BL=1A=BM=1A 1 00=1 00=1 00=1 00=0 10 0 01=0 01=0 01=0 01B=B3B2B1B0LGM4 4位数值比较器A3 B3 A2 B2 A1 B1 A0 B0第19页/共85页2、逻辑表达式：、逻辑表达式：L=L3 G3L2 G3G2

7、L1 G3G2G1L0G G3G2G1G0M=M3 G3M2 G3G3M1 G3G2G1M0为了用前边的为了用前边的逻辑单元逻辑单元，将上式变成或与非的形式，将上式变成或与非的形式L G M第20页/共85页&1&1&1&1&1&1&1 1&1&1&1 1 MLGA2A1B3A3B2B1B01 A04 位数值比较器逻辑图第21页/共85页3.集成数值比较器：集成数值比较器：VCC A3 B2 A2 A1 B1 A0 B0B3 AB FAB FA=B FAB FABAB由其它两个输出确定，所以该引由其它两个输出确定，所以该引脚不起判断作用，只是为了让电路对称，脚不起判断作用，只是为了让电路对称，

8、AB 同理也一样。同理也一样。74LS85 74LS85 则是由各位数码直接产生输出结果。则是由各位数码直接产生输出结果。注意：注意：第22页/共85页用两片用两片 4 位位数值比较器扩展成为数值比较器扩展成为 8 位位数值比较器数值比较器级联输入74LS85 AB74LS85 AB1低位比较结果高位比较结果 FAB FAB B7 A7 B6 A6 B5 A5 B4 A4 B3 A3 B2 A2 B1 A1 B0 A0 比较输出A A、用、用TTLTTL门实现：门实现：第23页/共85页B B、用、用CMOS 门实现：门实现：B7 A7 B6 A6 B5 A5 B4 A4 FAB CC1458

9、5 ABB3 A3 B2 A2 B1 A1 B0 A0 FAB CC14585 AB1低位比较结果高位比较结果1第24页/共85页加法器 比较器 编码器 译码器 数据选择器和分配器 只读存储器常见的中规模集成组合逻辑电路：常见的中规模集成组合逻辑电路：掌握各电路的工作原理、设计方法以及它们对掌握各电路的工作原理、设计方法以及它们对应芯片的使用方法应芯片的使用方法要求：要求：第25页/共85页3.3.1 编码器编码器Y1I1编 码 器Y2YmI2In代代码码输输出出信信息息输输入入编编 码码 器器 框框 图图编码：用二进制数表示文字、字符、数字等信息的过程编码：用二进制数表示文字、字符、数字等信

10、息的过程二进制编码器二进制编码器二二十进制编码器十进制编码器分类：分类：2 2n n n n10 410 4第26页/共85页一、二进制编码器：一、二进制编码器：一、二进制编码器：一、二进制编码器：用用 n n 位二进制代码对位二进制代码对 N N=2=2n n 个信号进行编码的电路个信号进行编码的电路（一）（一）（一）（一）3 3 3 3位二进制编码器位二进制编码器位二进制编码器位二进制编码器(8(8(8(8 线线线线 -3-3-3-3 线线线线)：输输入入输输出出3 位二进制编码器I0I1I6I7Y2Y1Y0I2I4I5I3第27页/共85页I0I1I2I3I4I5I6I7编码表输 入输

11、出0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1Y2 Y1 Y0一、函数式：一、函数式：Y2=I4+I5+I6+I7Y1=I2+I3+I6+I7Y0=I1+I3+I5+I7 I I0 0 I I7 7 是一组互相排斥是一组互相排斥的输入变量，任何时刻只能的输入变量，任何时刻只能有一个端输入有效信号。有一个端输入有效信号。二、逻辑图：二、逻辑图：用用或门或门实现实现用用与非门与非门实现实现第28页/共85页 用用或门或门实现实现 用用与非门与非门实现实现Y2 Y1 Y0111I7 I6 I5 I4 I3I2 I1I0&Y2 Y1 Y0第29页/共85页允许几个信

12、号同时输入，但只对优先级别最高的进行编码。允许几个信号同时输入，但只对优先级别最高的进行编码。允许几个信号同时输入，但只对优先级别最高的进行编码。允许几个信号同时输入，但只对优先级别最高的进行编码。编码表（二）（二）（二）（二）3 3 3 3位二进制优先编码器：位二进制优先编码器：位二进制优先编码器：位二进制优先编码器：0 0 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 1 0 0 0 0 0 0 1 0 1 1 0 0 0 0 1 1 0 0 0 0 0 1 1 0 1 0 0 1 1 1 0 0 1 1 1 1 1 Y2 Y1 Y0 I7 I6 I5 I

13、4 I3 I2 I1 I0输 出输 入一、函数式：一、函数式：第30页/共85页输入输出为原变量逻辑图输入输出为反变量Y2Y1Y0111&111111111111111I7I6I5I4I3I2I1I0第31页/共85页（三）（三）（三）（三）集成集成集成集成8 8 8 8线线线线-3-3-3-3线优先编码器：线优先编码器：线优先编码器：线优先编码器：其中，其中，5为输入使能端为输入使能端/选通端（低），选通端（低），14为工作状为工作状态标志端（低），态标志端（低），15脚为选通输出端（高）。脚为选通输出端（高）。该集成电路可用于扩展该集成电路可用于扩展。P16674LS148STI7I0YE

14、XYSY2Y1Y06 7 9 14 4 3 2 1 13 12 11 10515第32页/共85页表 4 8 74LS148的功能表 STYSYEX第33页/共85页二、二二、二二、二二、二 十进制编码器：十进制编码器：十进制编码器：十进制编码器：用用用用 4 4 4 4 位二进制代码对位二进制代码对位二进制代码对位二进制代码对 0 0 0 0 9 9 9 9 十个信号进行编码的电路。十个信号进行编码的电路。十个信号进行编码的电路。十个信号进行编码的电路。（一）（一）（一）（一）8421 BCD 8421 BCD 8421 BCD 8421 BCD 编码器：编码器：编码器：编码器：二-十进制编

15、码器I0I2I4I6I8I1I3I5I7I9Y0Y1Y2Y3第34页/共85页编码表 I I0 0 I I9 9是一组互相排斥的输入变量，任何时刻只能有是一组互相排斥的输入变量，任何时刻只能有一个端输入有效信号。一个端输入有效信号。第35页/共85页1、表达式：、表达式：第36页/共85页2、逻辑图、逻辑图：第37页/共85页第38页/共85页（二）（二）8421 BCD 8421 BCD 优先优先编码器：编码器：真值表真值表表达式表达式逻辑图逻辑图集成芯片集成芯片 74LS147 74LS147（三）、几种常用编码（三）、几种常用编码1.1.二二-十进制编码：十进制编码：8421 码 余 3

16、 码 2421 码5211 码 余 3 循环码 右移循环码循环码（反射码或格雷码）ISO码ANSCII（ASCII）码2.2.其他其他第39页/共85页编码的逆过程，将二进制代码翻译为原来的含义一、二进制译码器(Binary Decoder)输入 n 位二进制代码如：2 线 4 线译码器 3 线 8 线译码器4 线 16 线译码器A0Y0A1An-1Y1Ym-1二进制二进制译码器译码器输出 m 个信号 m=2n3.3.2 译码器译码器第40页/共85页1.3位二进制译码器(3 线 8 线)真值表函数式A0Y0A1A2Y1Y73 位位二进制二进制译码器译码器0 0 0 0 0 0 0 1 0 0

17、 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1第41页/共85页3 线-8 线译码器逻辑图000 输出低电平有效工作原理：11111101&Y7&Y6&Y5&Y4&Y3&Y2&Y1&Y0A2A2A1A1A0A0111111A2A1A0001111101110101011111101111101111100111110111011111111011

18、01101111111101111111第42页/共85页2.集成 3 线 8 线译码器-74LS138输入选通控制端芯片禁止工作芯片正常工作74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA Y7 第43页/共85页第44页/共85页3.二进制译码器的级联 两片3 线 8 线4 线-16 线Y0Y7Y8Y1574LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA 高位Y7 A0 A1 A2 A3 74LS138Y0 Y1

19、Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA 低位Y7 10工作禁止有输出无输出 1禁止工作无输出有输出0 78 15第45页/共85页三片 3 线-8 线5 线-24 线（1）（）（2）（）（3）输 出工 禁 禁禁 工 禁禁 禁 工0 00 11 01 1禁 禁 禁全为 174LS138(1)Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA Y0Y7 Y774LS138(3)Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 STB STC STA Y16Y7 Y2374LS138(2)Y0 Y1 Y2 Y3 Y4 Y5 Y

20、6 A0 A1 A2 STB STC STA Y8Y7 Y15A0A1A2A3A41第46页/共85页功能特点：输出端提供全部最小项电路特点：与门(原变量输出)与非门(反变量输出)4.二进制译码器的主要特点二、二-十进制译码器(Binary-Coded Decimal Decoder)将 BCD 码翻译成对应的十个输出信号集成 4 线 10 线译码器：7442 74LS42第47页/共85页数码显示器件分类数码显示器件分类按材料：按材料：半导体、荧光、气体放电、液晶数码管半导体、荧光、气体放电、液晶数码管 按形状：按形状：分段式、点阵式分段式、点阵式 三、显示译码器编码编码显显 示示译码器译码

21、器显示显示器件器件显示原理：显示原理：第48页/共85页共阳极每字段是一只发光二极管aebcfgdabcdefgR+5 VYaA3A2A1A0+VCC+VCC显示显示译码器译码器共阳共阳YbYcYdYeYfYg00000000001000100101001111001001000110100010101100000110100110001001000100000 低电平驱动011100011111000000000010010000100七段数字显示器：七段数字显示器：第49页/共85页共阳极共阳极LED显示译码器真值表显示译码器真值表输 入输 出A3 A2 A1 A0a b c d e f

22、g显示字形0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 10 0 0 0 0 0 11 0 0 1 1 1 10 0 1 0 0 1 00 0 0 0 1 1 01 0 0 1 1 0 00 0 0 0 1 0 01 1 0 0 0 0 00 0 0 1 1 1 10 0 0 0 0 0 00 0 0 1 1 0 0第50页/共85页驱动共阳极数码管的电路A3A2A1A0YaYbYcYdYeYfYg 输出低电平有效&1&111&1第51页/共85页共阴极abcdefgR+5 VYaA3A2A1A0+VC

23、C显示显示译码器译码器共阴共阴YbYcYdYeYfYg 高电平驱动00001111110000100100110000110110100110100010101100111100010011111001011001110110111011111111000011111111111011aebcfgd第52页/共85页共阴极共阴极LED显示译码器真值表显示译码器真值表第53页/共85页驱动共阴极数码管的电路 输出高电平有效YaYbYcYdYeYfYgA3A2A1A011111111111111111111111第54页/共85页集成显示译码器：七段显示译码器7448是一种与共阴极数字显示器配合使

24、用的集成译码器。aebcfgd第55页/共85页第56页/共85页7448的逻辑功能：（1）正常译码显示。LT=1，BI/RBO=1时，对输入为十进制数l15的二进制码（00011111）进行译码，产生对应的七段显示码。（2）灭零。当LT=1，而输入为0的二进制码0000时，只有当RBI=1时，才产生0的七段显示码,如果此时输入RBI=0，则译码器的ag输出全0，使显示器全灭；所以RBI称为灭零输入端。（3）试灯。当LT=0时，无论输入怎样，ag输出全1，数码管七段全亮。由此可以检测显示器七个发光段的好坏。LT称为试灯输入端。（4）特殊控制端BI/RBO。BI/RBO可以作输入端，也可以作输出

25、端。作输入使用时，如果BI=0时，不管其他输入端为何值，ag均输出0，显示器全灭。因此BI称为灭灯输入端。作输出端使用时，受控于RBI。当RBI=0，输入为0的二进制码0000时，RBO=0，用以指示该片正处于灭零状态。所以，RBO 又称为灭零输出端。第57页/共85页1990LTRBILTRBILTRBILTRBILTRBILTRBIRBORBORBORBORBORBO1111100 0 0 01 0 0 11 0 0 10 0 0 10 0 0 00 0 0 0第58页/共85页 练习 用二-十进制编码器、译码器、发光二极管七段显示器，组成一个 1 数码显示电路。当 0 9 十个输入端中某

26、一个接地时，显示相应数码。选择合适的器件，画出连线图。YaA3A2A1A0+VCC74LS48显示显示译码器译码器YbYcYdYeYfYg共阴共阴 解 1111+VCCY3Y2Y1Y074LS14710线线-4线线编码器编码器I0I1I9+VCCS0S1S9第59页/共85页数据传输方式0110发送0110并行传送0110串行传送并-串转换：数据选择器串-并转换：数据分配器3.4 数据选择器和分配器数据选择器和分配器接收0110 在发送端和接收端不需要数据 并-串 或 串-并 转换装置，但每位数据各占一条传输线，当传送数据位数增多时，成本较高，且很难实现。第60页/共85页3.4.1 数据选择

27、器数据选择器能够从能够从多路多路数据输入中数据输入中选择一路选择一路作为输出的电路作为输出的电路一、4 选 1 数据选择器输入数据输出数据选择控制信号A0Y4选选1数据选择器数据选择器D0D3D1D2A11.工作原理：0 0 0 1 1 0 1 1 D0D1D2D30 0D0A1 A0 2.真值表：0 11 01 1Y D1D2D3第61页/共85页3.函数式4.逻辑图1&11YA11A0D0D1D2D3第62页/共85页二、集成数据选择器1.8 选 1 数据选择器74151 74LS151 74251 74LS251 功能示意图74LS151D7A2D0A0A1SYY禁止使能1 0 0 0

28、0D0 D0 D1 D1 D2 D2 D3 D3 D4 D4 D5 D5 D6 D6 D7 D7 0 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 第63页/共85页2.集成数据选择器的扩展两片 8 选 1（74151）16 选 1数据选择器A2 A1 A0 A3 D15 D81Y1S74151(2)D7A2D0ENA0A1YY2D7 D074151(1)D7A2D0ENA0A1SYY1低位高位第64页/共85页0 四片 8 选 1（74151）32 选 1 数据选择器1/2 74LS139SA4A3A2A1A0&Y方法 1：74LS139 2 线-4 线译码器74

29、151(4)D7A2D0ENA0A1S4Y374151(1)D7A2D0ENA0A1D0S1Y074151(2)D7A2D0ENA0A1S2Y174151(3)D7A2D0ENA0A1S3Y2D7D8D15D16D23D24D311 1 1 1 1 0 7禁止 禁止 禁止 禁止 0 0 01 1 1 0 禁止 禁止 禁止 使能 0 1禁止 禁止 使能 禁止 禁止 使能 禁止 禁止 使能 禁止 禁止 禁止 1 01 1D0 D7 D8 D15 D16 D23 D24 D311 1 0 1 1 0 1 1 0 1 1 1 Y3Y2 Y1 Y0第65页/共85页A1A0D3 D2 D1 D0STYA

30、4A3A2A1A0A2A1A0A2A1A0A2A1A0YYYYD31.D24D24.D16D15.D8D7.D0STSTSTSTA2A1A0方法2：1/2 74LS15374LS15174LS15174LS15174LS151第66页/共85页74LS151 输出的逻辑表达式为：输出的逻辑表达式为：它包含了输入ABC的全部最小项，而任何一个逻辑函数都可以化成最小项之和的形式，所以可以用数据选择器实现任何一个逻辑函数。方法：对照比较法对照比较法第67页/共85页2、应用：、应用：产生逻辑函数：产生逻辑函数：例例1：用八选一数据选择器：用八选一数据选择器74151产生三变量逻辑函数：产生三变量逻辑

31、函数：解：解：D0 D1 D2 D3 D4 D5 D6 D7GABC74LS1510ZYX01第68页/共85页例例2：用八选一数据选择器和最少的与非门实现如下：用八选一数据选择器和最少的与非门实现如下的多功能组合逻辑电路的多功能组合逻辑电路（上海交大（上海交大1998考研题）考研题）解：由题意得：解：由题意得：D0 D1 D2 D3 D4 D5 D6 D7GABC74LS1510AM0 M1输入输入输出输出M1 M0F 0 0 0 1 1 0 1 1AA BABA+B01B1F第69页/共85页3.4.1 数据分配器数据分配器将将 1 1 路路输入数据，根据需要分别传送到输入数据，根据需要分

32、别传送到 m m 个个输出端输出端一、1 路-4 路数据分配器：数据输入数据输出0 00 11 01 1D 0 0 00 D 0 00 0 D 00 0 0 DDA01 路路-4 路路数据分配器数据分配器Y0Y3Y1Y2A1真值表第70页/共85页&Y0&Y1&Y2&Y31A11A1D逻辑图表达式Y0Y1Y2Y3第71页/共85页二、集成数据分配器用 3 线-8 线译码器可实现 1 路-8 路数据分配器数据输出 S1 数据输入（D）地址码 数据输入(任选一路)S2 数据输入（D）74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y0 Y1 Y2 Y3

33、Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA Y7 第72页/共85页中规模集成电路中规模集成电路（MSI）加法器（全加器）加法器（全加器）数值比较器数值比较器编码器编码器译码器译码器数据选择器数据选择器 数据分配器数据分配器MSI 作用：作用：2.实现功能扩展实现功能扩展3.实现任何组合逻辑函数实现任何组合逻辑函数1.实现自身逻辑功能实现自身逻辑功能（数据选择器、译码器）第73页/共85页3.5 用用 MSI 实现组合逻辑函数实现组合逻辑函数3.5.1 用数据选择器实现组合逻辑函数一、基本原理：74LS151D7A2D0A0A1SYY禁止使能第74页/共85页1.原理：选

34、择器输出为标准与或式，含地址变量的全部最小项。例如 而任何组合逻辑函数都可以表示成为最小项之和的形式，故可用数据选择器实现。4 选 18 选 1第75页/共85页(1)确定数据选择器的规模和型号(n 选择器地址码，k 函数的变量个数)(2)写出函数的标准与或式和选择器输出信号表达式(3)对照比较确定选择器各个输入变量的表达式(4)根据采用的数据选择器和表达式画出连线图二、基本步骤：n=k-1方法：公式法图形法第76页/共85页二、应用举例例：用数据选择器实现函数FA BY1/2 74LS153D3D2D1D0A1A0ST1C第77页/共85页(4)画连线图(与方法一相同)方法二：图形法按 A、

35、B 顺序写出函数的标准与或式含变量 C 的 F 的卡诺图含变量 Di 的 Y 的卡诺图AB0101A1A001010CC1D0D1D2D3令 A1=A,A0=B则 D0=0 D1=D2=C D3=1第78页/共85页例 3.5.3 用数据选择器实现函数ZY 74LS151D7D6D5D4D3D2D1D0A2A1A0SA B C1DD1第79页/共85页3.5.2 用二进制译码器实现组合逻辑函数一、基本原理与步骤1.基本原理：任何一个函数都可以写成最小项之和的形式74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 A0 A1 A2 S3 S2 S1 Y0 Y1 Y2 Y3 Y4 Y5 Y6

36、Y7 A0 A1 A2 STB STC STA Y7 第80页/共85页2.基本步骤(1)选择集成二进制译码器(2)写函数的标准与非-与非式(3)确认变量和输入关系(4)画连线图第81页/共85页例 3.5.4用集成译码器实现函数74LS138Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 STB STC STA&Z3ABC1第82页/共85页例 3.5.5 用集成译码器设计全加器：例 3.5.6 用集成译码器下列逻辑函数：P165 例题例题第83页/共85页 用数据选择器设计多输入、单输出的逻辑函数；但是在设计组合逻辑函数时不需要附加别的门电路。用二进制译码器设计多输入、多输出的逻辑函数。但是在设计组合逻辑电路时要附加上与非门电路。第84页/共85页感谢您的观看！第85页/共85页