组合逻辑电路分析含动画.pptx

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1、本章内容数字逻辑电路分为两大类组合逻辑电路（简称组合电路）时序逻辑电路（简称时序电路）2.1 概述组合电路的特点、分析方法、设计方法 2.2 常用的组合逻辑电路 编码器，译码器，数据选择器，数值比较器，加法器，乘法器 2.3 组合逻辑电路的时序分析 波形图，时序分析，竞争冒险 第1页/共62页2.1 概述输出变量与输入变量的逻辑关系可以用一组逻辑函数表示：I0、I1、In-1：输入逻辑变量Y0、Y1、Ym-1：输出逻辑变量第2页/共62页2.1.1 2.1.1 组合电路的特点 逻辑功能上的特点任意时刻的电路输出，仅取决于该时刻各个输入变量的取值，与电路原来的工作状态无关。电路结构上的特点电路中

2、输出到输入之间无反馈连接。电路由逻辑门组成，不包含任何可以存储信息的具有记忆功能的逻辑元器件。第3页/共62页2.1.2 2.1.2 组合电路的分析方法 分析方法分析步骤：（1）根据给定的逻辑电路，写出输出函数的逻辑表达式（2）进行表达式的变换及化简（3）根据表达式列出真值表（4）对给定电路的功能进行逻辑描述 分析举例【例2-1】【例2-2】第4页/共62页2.1.2 2.1.2 组合电路的分析方法 【例2-1】分析如图所示的组合逻辑电路，并说明其功能。（4）电路功能逻辑描述：当输入变量A、B取值相同时，输出变量Y的值为0，当A、B取值不同时，Y的值为1。该电路实现了“异或”逻辑功能。第5页/

3、共62页2.1.2 2.1.2 组合电路的分析方法 【例2-2】分析如图所示电路，说明其功能。（4）电路功能逻辑描述：当输入变量A、B、C取值一致时，输出变量Y的值为1，当A、B、C取值不完全一致时，Y的值为0。该电路实现了测试输入信号是否一致的逻辑功能，当输出为1时，表明三个输入信号完全一致。具有这种功能的电路被称作“符合”电路。第6页/共62页2.1.3 2.1.3 组合电路的设计方法 设计方法设计步骤：（1）列功能表：分析设计要求，进行逻辑抽象（2）列真值表：定义输入及输出变量，对各输入、输出信号的状态进行赋值（根据功能表中的因果关系，用0和1表示有关状态）（3）根据真值表写出逻辑表达式

4、并进行化简，得到最简与或式（4）根据所选择的门电路的类型，变换最简表达式，以便用所选择的门电路实现（5）根据逻辑表达式画出逻辑电路图 设计举例【例2-3】第7页/共62页2.1.3 2.1.3 组合电路的设计方法【例2-3】设计一举重比赛的裁判表决电路。举重比赛有三名裁判，以少数服从多数的原则确定最终判决。（2）列真值表设定变量：用A、B、C三个变量作为输入变量分别代表裁判1、裁判2、裁判3，用Y代表最终判决结果。状态赋值：对于输入变量的取值，用0表示失败，用1表示成功；对于输出值，用0表示失败，用1表示成功。第8页/共62页2.1.3 2.1.3 组合电路的设计方法（4）变换表达式 使用与门

5、和或门可实现用最简与或式所表示的逻辑关系 如果要用与非门实现该逻辑关系，可将最简与或式变换成最简与非-与非式：第9页/共62页2.2 常用的组合逻辑电路 编码器译码器数据选择器数值比较器加法器乘法器第10页/共62页2.2.1 2.2.1 编码器 1编码原理 编码是指用文字、符号或数字表示特定对象的过程编码器就是实现编码操作的电路编码器的结构框图：I0Im-1对应m个需要编码的输入信号Yn-1Y0对应n位的编码输出为了保证每一个输入信号都对应一个唯一的编码，n和m之间的关系应满足关系式2n-1m2n设计编码器关键在于编码规则，编码规则不同，设计的结果也完全不同第11页/共62页2.2.1 2.

6、2.1 编码器 2二进制普通编码器 用n位二进制代码对m2n个信号进行编码的电路称为二进制编码器。普通编码器：输入信号为一组 互相排斥 的输入信号 优先编码器 在任何时刻，不允许两个或两个以上的输入信号同时出现【例2-4】3位二进制普通编码器（8-3普通编码器）的设计。解：（1）分析设计要求输入信号有23=8个，输出3位二进制代码。编码规则：用000、001、010、011、100、101、110、111八个编码分别表示输入信号I0、I1、I7。第12页/共62页2.2.1 2.2.1 编码器 第13页/共62页2.2.1 2.2.1 编码器 第14页/共62页2.2.1 2.2.1 编码器

7、3二十进制编码器 实现将十进制数09转换为二进制代码在设计二十进制编码器前首先要选择编码规则【例2-5】8421BCD码编码器的设计。解：（1）分析设计要求10个输入（I0I9）、4个输出（Y3Y0）的组合逻辑电路。第15页/共62页2.2.1 2.2.1 编码器 4优先编码器 普通编码器对输入信号的要求是互相排斥，优先编码器无此约束允许多个信号同时输入，但电路只对优先级别最高的信号进行编码【例2-6】3位二进制优先编码器的设计。解：（1）分析设计要求8个输入信号（I0I7）3个输出信号（Y2Y0）编码规则：用000、001、010、011、100、101、110、111八个编码分别表示输入信

8、号I0、I1、I7。优先级设定：I7的优先级别最高，I0的优先级最低。第16页/共62页2.2.1 2.2.1 编码器 第17页/共62页2.2.1 2.2.1 编码器 第18页/共62页2.2.1 2.2.1 编码器 5编码器集成电路 8线-3线优先编码器（74148）10线-4线优先编码器（74147）74HC148功能说明：（1）EI为输入使能端，当EI输入高电平时，编码器不工作，所有输出端输出高电平，当EI输入低电平时，编码器工作。（2）编码器工作（EI输入低电平）时，输入端07为信号输入端，输入信号低电平（0信号）有效，端口7的优先级最高，A2A0的输出是对输入信号的编码；（3）编码

9、器工作时，若07输入端均无输入信号（均高电平），EO输出低电平，其余输出端输出高电平。第19页/共62页2.2.1 2.2.1 编码器 第20页/共62页2.2.2 2.2.2 译码器 1译码器原理 译码是编码的逆过程译码器的结构示意框图：一般输入信号和输出信号数量的关系为 2n-1m2n2二进制译码器功能：将所输入的各种二进制代码信号翻译成对应的输出信号有n个输入变量（In-1I0），m2n个输出变量（Y0Ym-1）第21页/共62页2.2.2 2.2.2 译码器 【例2-7】3位二进制译码器的设计（又称为3-8译码器）。解：（1）分析设计要求3个输入变量，238个输出变量。当输入变量I2、

10、I1、I0的值分别为000、001、111时，对应的输出端Y0、Y1、Y7产生输出信号。第22页/共62页2.2.2 2.2.2 译码器 第23页/共62页2.2.2 2.2.2 译码器 3数码显示译码器 数码显示译码器是指直接用于驱动数码显示器的译码器 若需要数码显示器中某一个发光二极管显示，则显示译码器的相应输出端应输出高电平。第24页/共62页2.2.2 2.2.2 译码器 【例2-8】数码显示译码器的设计。解：（1）分析设计要求 输入信号为数字09的编码(8421BCD编码方式中数字09所对应的编码为0000、0001、1001，显然译码器输入信号有4位（I3、I2、I1、I0）。由于

11、共阴极LED七段数码显示器有7个发光二极管的阳极需要控制，故译码器的输出信号有7个，分别定义为Ya、Yb、Yc、Yd、Ye、Yf、Yg。第25页/共62页2.2.2 2.2.2 译码器 第26页/共62页2.2.2 2.2.2 译码器 第27页/共62页2.2.2 2.2.2 译码器4译码器集成电路 集成的译码器有3线-8线译码器（74138）第28页/共62页2.2.2 2.2.2 译码器74HC148功能说明：（1）E1、E2、E3为输入使能控制端，当E1=E2=0，E3=1时，译码器工作；当E1=1或E2=1或E3=0时，译码器不工作，所有输出端均输出高电平。（2）译码器工作时，A0A2

12、为编码输入端，Y0Y7为译码输出，输出信号低电平有效，即编码输入时，对应的输出端输出0信号，其余输出端输出1信号。第29页/共62页2.2.3 2.2.3 数据选择器 1数据选择器（MUX）原理 多路输入、单路输出的组合逻辑电路，又称多路选择器或多路开关常见的数据选择器：2选1数据选择器、4选1数据选择器、8选1数据选择器、16选1数据选择器等等第30页/共62页2.2.3 2.2.3 数据选择器2 4选1数据选择器【例2-9】4选1数据选择器的设计。解：（1）分析设计要求4路数据输入信号（D0、D1、D2、D3）1路输出信号（Y）2位选择控制信号（S1、S0）S1S000时，YD0；S1S0

13、01时，YD1；S1S010时，YD2；S1S011时，Y=D3。第31页/共62页2.2.3 2.2.3 数据选择器第32页/共62页2.2.3 2.2.3 数据选择器3数据选择器的设计规律 第33页/共62页2.2.3 2.2.3 数据选择器 4数据选择器集成电路 4选1数据选择器（74153）8选1数据选择器（74151）第34页/共62页2.2.3 2.2.3 数据选择器 说明：74HC153中含有2个4选1数据选择器nE（n=0,1）为低电平有效的输出使能控制端nE=1：芯片不工作，输出低电平 nE=0：芯片正常工作第35页/共62页2.2.4 2.2.4 数值比较器 1数值比较器原

14、理 数值比较器是用于比较两个数的数值大小的逻辑元器件。数值比较器的示意图：输出变量：gt表示A大于Beq表示A等于Blt表示A小于B2 1位二进制数比较器【例2-10】1位二进制数值比较器的设计。解：（1）分析设计要求 输入有两个信号，用A、B表示 输出有三个信号，分别用gt、eq、lt代表大于、等于、小于的比较结果gt1表示AB，gt0表示AB eq1表示AB，eq0表示AB lt1表示AB，lt0表示AB 第36页/共62页2.2.4 2.2.4 数值比较器 第37页/共62页2.2.4 2.2.4 数值比较器 3多位二进制数比较器 比较的方法：从高位向低位逐位依次进行比较当被比较的两个高

15、位数字不等时，即可得到比较结果只有当两个高位的数字相同时，才比较较低位的数字【例2-11】4位二进制数比较器的设计。解：（1）分析设计要求 输入信号分别为A数（A3A2A1A0）、B数（B3B2B1B0）输出信号仍然是gt、eq、lt 比较的方法：从高位向低位逐位比较 设定中间变量gt3gt0，eq3eq0，lt3lt0 分别对应各相应位置的二进制数的比较结果 第38页/共62页2.2.4 2.2.4 数值比较器 第39页/共62页2.2.4 2.2.4 数值比较器 第40页/共62页2.2.4 2.2.4 数值比较器4数值比较器集成电路 集 成 的 数 值 比 较 器 有 4位 比 较 器（

16、7485）第41页/共62页2.2.4 2.2.4 数值比较器说明：Cascading Inputs中的3输入信号是级联输入信号，主要用于多个74HC85联合构成多位数值比较器（例如2个74HC85可构成8位数值比较器）时，芯片之间的连接。第42页/共62页2.2.5 2.2.5 加法器 1加法器原理 加法器是进行算数加法运算的逻辑元器件。加法器的示意图：21位二进制加法器 半加运算：两个1位二进制数的相加，不考虑由低位来的进位。半加器：实现半加运算的逻辑电路。全加运算：两个1位二进制数的相加，考虑由低位来的进位。全加器：实现全加运算的逻辑电路。第43页/共62页2.2.5 2.2.5 加法器

17、【例2-12】半加器的设计。解：（1）分析设计要求 2个输入信号：加数A、B 2个输出信号：S、进位Cout 加法法则：0+00，0+11，1+110 第44页/共62页2.2.5 2.2.5 加法器【例2-13】全加器的设计。解：（1）分析设计要求 3个输入信号：加数A、B，来自低位的进位Cin 2个输出信号：S、进位Cout第45页/共62页2.2.5 2.2.5 加法器第46页/共62页2.2.5 2.2.5 加法器 3多位二进制进位加法器（1）串行进位加法器 优点：电路简单，连接方便缺点：高位相加必须等到低位相加完成，形成进位后，才能进行 导致运算速度较慢。（2）超前进位加法器 超前进

18、位：来至低位的进位信号直接通过逻辑电路获得，无需再从最低位开始向高位逐位传递进位信号。第47页/共62页2.2.5 2.2.5 加法器【例2-14】4位超前进位加法器的设计。解：（1）分析设计要求 设加法器的两个加数分别为A（A3、A2、A1、A0）及B（B3、B2、B1、B0），相加后的和为S（S3、S2、S1、S0），进位为C，再设各个位置上的数相加后所输出的进位为C3、C2、C1、C0，设C-1为低位向0位的进位。第48页/共62页2.2.5 2.2.5 加法器 4加法器集成电路 常用集成的加法器有7483、74283，它们都是4位二进制超前进位加法器第49页/共62页2.2.6 2.2

19、.6 乘法器 1乘法器原理 无符号二进制数的乘法和十进制数的乘法相似。乘法原理：两个无符号数相乘采用的是移位相加的方法，也就是由低位到高位，将乘数中的每一位乘以被乘数，得到部分积，移位这些部分积，再相加，就可得到最后结果。一个NN的乘法器，有两个N位的乘数输入端及2N位乘积输出。第50页/共62页2.2.6 2.2.6 乘法器 2乘法器的实现 以44乘法器为例，乘法器的输入信号为被乘数A（A3A2A1A0）及乘数B（B3B2B1B0），输出为乘积P（P7P0）。部分积的计算可通过与门（AND）实现 若要将部分积移位相加，还需要3个4位加法器进行加法运算第51页/共62页2.3 组合逻辑电路的时

20、序分析 1组合逻辑电路的波形图 在给出了输入变量随时间变化的波形后，根据函数中变量之间的逻辑关系，以及高低电平的正负逻辑关系，即可得到输出变量随时间变化的波形，这就是波形图，也称时序图。【例2-15】函数 ，给定A、B的输入波形，画出输出变量Y的波形。第52页/共62页2.3 组合逻辑电路的时序分析 【例2-16】画出图2-14所示的译码器，给定输入I2、I1、I0的波形时，输出Y0Y7的波形图。第53页/共62页2.3 组合逻辑电路的时序分析 例：画出74HC138（38译码器）的输出波形。74HC138的输出以低电平为有效信号当输入波形给定时，输出波形如图：第54页/共62页2.3 组合逻

21、辑电路的时序分析 2时序分析 实际电路的信号传送过程中，信号经过任何一个门电路都会产生时间延迟，这就会使得电路中，当输入信号达到稳定状态后，输出并不会立刻达到稳定的状态。组 合 电 路 的 复 杂 度 不 同，传 输 延 迟 tpd（propagation delay）也不相同。一个电路的传输延迟应考虑的是从输入改变直到一个或多个输出达到他们最终的值所经历的最长时间。传输延迟除了会影响电路的速度，还会引起电路的竞争冒险问题。第55页/共62页2.3 组合逻辑电路的时序分析 3组合逻辑电路的竞争冒险及其原因 组合电路中，当输入信号发生变化后，在输出达到稳定之前，输出端可能出现异常的虚假信号（干扰

22、脉冲），这种现象被称作竞争冒险。竞争冒险产生的原因：任何一个门电路，只要有两个输入信号同时向相反的方向变化，由于信号时间上不能完全同步，其输出端就可能产生干扰脉冲。例：，当AB信号同时由00变成11时，输出端出现了瞬间的高电平（干扰脉冲）。第56页/共62页2.3 组合逻辑电路的时序分析 有时，在一些逻辑关系中，即使只有一个输入变量的状态改变，也可能导致竞争冒险的问题。例：函数 ，当B=C=1时，A的值由1变成0，输出端产生了瞬间的0（低电平）干扰信号。第57页/共62页2.3 组合逻辑电路的时序分析 4竞争冒险的解决方案 对于与门、与非门、或门、或非门电路来说，当两个输入信号同时由0、1变换

23、成1、0时，即可判断存在竞争冒险。对于单个变量改变状态时是否会引发的竞争冒险情况，可用逻辑函数的卡诺图来进行判定。第58页/共62页2.3 组合逻辑电路的时序分析 要解决竞争冒险问题，可采取以下几个措施：（1）选通法 使用时应注意输出端所使用的门电路不同，选通信号应有所不同，对于输出端是与门或与非门输出的，选通信号为高电平，如果是或门或者或非门输出，则选通信号应为低电平。（2）滤波法 使用滤波电容的方法简单，但电容的使用会使输出波形的边沿变差，影响电路的动态特性。因而电容选择不宜太大，一般几百pF即可。第59页/共62页2.3 组合逻辑电路的时序分析 （3）增加冗余项法 当竞争冒险是由单个变量的值发生变化引起时，可用增加冗余项的方法予以解决。例：在前面介绍的函数 的卡诺图中，将两个分属不同包围圈但相邻的最小项合并，增加一个圈，则对应的表达式变成了 当B=C=1时，BC与门输出的1使输出端输出波形维持高电平 瞬间的低电平干扰脉冲不再出现，竞争冒险得以解决第60页/共62页第61页/共62页感谢您的观看！第62页/共62页