时序逻辑电路的分析和设计.pptx

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1、 时序逻辑电路：在任何时刻，逻辑电路的输出状态不仅取决于该时刻电路的输入状态，而且与电路原来的状态有关。7.1 概述 时序逻辑电路的一般结构框图如图。第1页/共76页图7.1.1 时序逻辑电路的一般结构框图组合逻辑电 路存 贮电 路x1 xiw1 wk z1 zjq1 ql 第2页/共76页信号间的逻辑关系可以用三个向量方程来表示。输出方程：Z(tn)=FX(tn),Q(tn)状态方程：Q(tn+1)=GW(tn),Q(tn)驱动方程：W(tn)=HX(tn),Q(tn)式中tn和tn+1表示相邻的两个离散时间。第3页/共76页7.2 基于触发器时序电路的分析基于触发器时序电路的分析 时序逻辑

2、电路中的基本单元是触发器。基于触发器时序逻辑电路的分析是时序逻辑电路分析的基础。分析方法同步时序电路的分析异步时序电路的分析第4页/共76页分析方法逻辑电路图驱动方程输出方程状态方程逻辑功能状态转换表状态转换图时序图图时序电路分析流程图第5页/共76页同步时序电路的分析 例分析如图所示时序电路的逻辑功能 图例逻辑电路图Q0Q1Q2CP&ZFF0FF1FF211T C1&1T C11T C1第6页/共76页(1)写三个状态方程驱动方程：状态方程：输出方程：第7页/共76页(2)状态转换表、状态转换图和时序图 状态转换表0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1

3、112345678CP表7.2.1 例7.2.1状态转换表0 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 0第8页/共76页 状态转换图000/0/0/0图7.2.1 例7.2.1状态转换图/1/0001010011111110101100/0/0/0X/Z第9页/共76页(3)说明电路的逻辑功能 同步8进制加法计数器 时序图表7.2.1 例7.2.1时序图第10页/共76页异步时序电路分析 例图为一异步时序电路逻辑图，试分析该电路的逻辑功能。图例逻辑电路图Q0Q1Q2CP&FF0FF1FF211111J C11K1J C11K1J C11K第11页/共76页(1

4、)写方程式写出触发器驱动方程和时钟方程J0=，K0=1，CP0=CPJ1=K1=1，CP1=Q0J2=Q1Q0，K2=1，CP2=CP.状态方程 (CP0)(CP1)(CP2)第12页/共76页(2)列出状态转换真值表、画出状态转换图和波形图 状态转换真值表0 0 00 0 10 1 00 1 11 0 001234CP表7.2.3 例7.2.2状态转换表0 0 10 1 00 1 11 0 00 0 0第13页/共76页000001010011100(a)状态转换图CPQ0Q1Q2(b)工作波形图画波形图 画出状态转换图第14页/共76页(3)说明电路的逻辑功能 5进制异步计数器第15页/共

5、76页7.3基于触发器时序电路的设计设计步骤同步时序电路的设计异步时序电路的设计第16页/共76页设计步骤 图时序电路设计流程图设计要求状态转换图选触发器状态分配状态转换表状态方程输出方程驱动方程逻辑电路图检查自启动第17页/共76页同步时序电路的设计例用下降沿触发的JK触发器设计同步8421码的十进制加法计数器 根据设计要求，作出状态转换图。S0图7.3.2 例7.3.1状态转换图S1S2S3S4S5S6S7S8S9第18页/共76页 选择触发器的类型、个数以及进行状态分配 选择所用触发器的类型和个数 题已指定JK触发器。本例中，因为状态数N=10，所以触发器个数n=4。状态分配 状态分配采

6、用8421 BCD码。有S0=0000，S1=0001，S9=1001。10101111六个状态可作为任意项处理。第19页/共76页CP123456789100 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 0 0 0 0表例的状态转换表 列出状态转换表第20页/共76页(3)求出3个向量方程 画次态卡诺图如图所示00 01 11 1001X001X010XX0

7、1XX0001111000 01 11 1000X011X000XX11XX0001111000 01 11 10图7.3.3 例7.3.1次态卡诺图11X100X000XX11XX0001111000 01 11 1000X100X001XX00XX00011110第21页/共76页 与JK触发器特性方程比较可得FF2的驱动方程J3=Q2Q1Q0 K3=Q0J1=Q3Q0 K1=Q0J0=1，K0=1同理可得其它驱动方程第22页/共76页CP1J C11KRDQ01图7.3.4例7.3.1逻辑逻辑电路图FF0&1J C11KRDFF1&1J C1&1KRD&1J C11KRDQ1FF2Q2Q

8、3(4)由驱动方程画出逻辑电路图第23页/共76页图例完整的状态转换图Q3Q2Q1Q00000101011101011110111001111000100100011010001010110011110001001(5)检查电路的自起动能力 第24页/共76页例：用JK触发器设计一串行序列检测器，当检测到110序列时，电路输出为1。解：1.1.画出原始状态转换图输入序列X：0 1 1 0 0输出相应Y：0 0 0 1 0 状 态：S0 S1 S2 S3 S0(1).确定原始状态数及其意义第25页/共76页(2).(2).画原始状态图0/01/01/00/11/01/00/0S0S1S2S30/

9、0第26页/共76页2.状态简化等价状态可以合并为一个状态。3.状态编码000111S0S1S2选JK触发器，n2；Q1Q0-两个触发器状态。0/01/01/01/0S0S1S20/00/1第27页/共76页XQ1nQ0n0 00 10 11 100/001/000/011/000/111/04.列出状态转换表第28页/共76页5.求状态方程和输出方程作次态卡诺图 00 01 11 1001XQn1 Qn0Q1n+1 00 01 11 1001XQn1 Qn0Q0n+1 00 01 11 1001XQn1 Qn0Y 0 0 0 0 1 1 0 0 0 1 1 1 0 0 0 0 0 1 由次态

10、卡诺图求得第29页/共76页6.求驱动方程对比状态方程和特性方程可得7.画逻辑电路图YX1JC11K1J C11KQ0CPQ1&11第30页/共76页异步时序电路的设计例试设计异步3位二进制（8进制）加法计数器 解 根据设计要求，可列出态序表如表所示。CPQ2 Q1 Q001234567 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1表例的态序表第31页/共76页Q1T C1T C1T C1Q21CPQ0图7.3.9异步八进制加法计数器(a)电路图第32页/共76页CPQ0Q1Q2图异步八进制加法计数器(b)波形图第33页/共76页7.4集成计数

11、计数器的功能：计数、分频、定时等；计数器的分类按时钟脉冲的输入方式分类按计数器输出码的规律分类按计数容量 M分类模2n计数器非模2n计数器加法计数器减法计数器可逆计数器同步计数器异步计数器异步集成计数器同步集成计数器任意进制计数器的构成第34页/共76页异步集成计数器 7429374293是二是二-八八-十六进制异步二进制加法计数器。它由十六进制异步二进制加法计数器。它由四个四个T T触发器串接而成，内部逻辑电路如图所示。触发器串接而成，内部逻辑电路如图所示。图7.4.1 异步二进制计数器74293逻辑电路图(a)Q1Q2Q3&CP01Q0CP1R01R02FF0FF1FF2FF31T C1R

12、D1T C1RD1T C1RD1T C1RD第35页/共76页CP0CP1R01R02工作状态XXXXXX1X0X010X0X置零FF0计数FF0计数FF1FF3计数FF1FF3计数表的功能表 当外CP仅送入CP0，由Q0输出，电路为二进制计数器。当外CP仅送入CP1，由Q3Q2Q1输出，电路为八进制计数器。当外CP仅送入CP0，而CP1与Q0相连时，电路为16进制计数器。Q0 Q1 Q2 Q3CP1CP0R01 R02 74293第36页/共76页同步集成计数器1.同步二进制计数器74161CPCTT CTP工作状态XXX01111X0111X XX X0 XX 01 1置零预制数保持保持计

13、数表的功能表图7.4.3 74161的符号图 D0 D1 D2 D3 CTPCTT CP COLDCR 74161Q0 Q1 Q2 Q3第37页/共76页2.同步计数器74163 74163为四位二进制加法计数器，其功能表和符号图如表和图所示。D0 D1 D2 D3Q0 Q1 Q2 Q3CTPCTT CPCOLDCR74163图7.4.4 74163的符号图CPCTP CTT工作状态XX01111X0111X XX X0 11 01 1置零预制数保持保持计数表的功能表第38页/共76页3.同步计数器74193CPUCPDCR工作状态XX1XX11000X011零预制数加法计数减法计数表的功能表

14、 74193是双时钟输入四位二进制同步可逆计数器，其逻辑符号见图7.4.5，功能见表7.4.5。CPU是加法计数时钟信号，CPD是减法计数时钟信号，是清零信号，是置数控制信号，是加法进位信号，为减法借位信号。图题7.4.5 74193的符号图CR LD D0 D1 D2 D3Q0 Q1 Q2 Q3BOCOCPUCPD74193第39页/共76页4.多片集成计数器的级联方法 前面介绍的各种集成计数器多是四位的，只能实现N16的计数，在实际应用中，经常会遇到多片集成计数器的级联使用的情况。下面以74LS161为例，介绍计数器的级联方法。图7.4.7 多片74161的级联方法D4 D5 D6 D7D

15、0 D1 D2 D3Q4 Q5 Q6 Q7Q0 Q1 Q2 Q31D0 D1 D2 D3Q0 Q1 Q2 Q3CTPCTT CPCOLDCRD0 D1 D2 D3Q0 Q1 Q2 Q3CTPCTT CPCPCOCOLDCR第40页/共76页任意进制计数器构成 目前市售集成计数器产品，在计数体制方面，只做成应用较广的十进制、十六进制、7位二进制、12位二进制、14位二进制等几种产品。在需要其它任意进制计数器时，只能在现有中规模集成计数器基础上，经过外电路的不同连接来实现。现以M表示已有中规模集成计数器的进制(或模值)，以N表示待实现计数器的进制，介绍实现N进制计数器的方法。若MN，只需一片集成计

16、数器，如果MN，则需多片集成计数器实现。第41页/共76页1.异步操作反馈清零法 例 用74LS293构成十进制计数器 写出N进制计数器Sn状态的二进制编码 N=10，Sn=1010 求反馈逻辑 F=Q3Q1 画逻辑图，如图所示。Q0 Q1 Q2 Q3CP0CP1R01 R02 74293CPQ0 Q1 Q2 Q3图7.4.8 74LS293构成十进制计数器(a)第42页/共76页 画波形图，如图所示。图构成十进制计数器CPQ0Q1Q2Q3(b)第43页/共76页2 异步操作反馈置数法 例 试用74LS193设计十进制加法计数器，设计数器的起始状态为0011。求Sn状态的二进制编码 Sn=S0

17、+NB =0011+1010 =1101求反馈逻辑 =画逻辑图如图所示 CR LD D0 D1 D2 D3Q0 Q1 Q2 Q3BOCOCPUCPD7419301Q0 Q1 Q2 Q3图7.4.1 例7.4.4CP第44页/共76页2.同步操作在控制端加入有效的控制信号后，待CP有效沿到来时，使计数器清零或置数的这种控制方式为同步操作。例 用74LS161和74163设计一个十进制加法计数器，要求初始状态为0000。写出N进制计数器Sn-1状态的二进编码 Sn-1=S0+N-1B=0000+1001=1001 求反馈逻辑 画逻辑图 第45页/共76页 图十进制加法计数器逻辑图(a)由74161

18、构成 (b)由74163构成 D0 D1 D2 D3 CTPCTT CP CO LD CR 74163Q0 Q1 Q2 Q3CP1Q0 Q1 Q2 Q3(b)D0 D1 D2 D3 CTPCTT CP CO LD CR 74161Q0 Q1 Q2 Q3CP1Q0 Q1 Q2 Q3(a)第46页/共76页 在异步操作条件下，无论是异步清零法，还是异步置数法，均用Sn状态反馈，且Sn状态为瞬态；而在同步操作条件下，无论是同步清零法还是同步置数法，均用Sn-1状态反馈，无瞬态，Sn-1为有效计数状态。同步操作和异步操作的比较图7.4.13 同步操作波形图8 9 10CPQ0Q1Q2Q3第47页/共7

19、6页 在图中，反馈态Sn-1=1001与其它有效计数状态一样持续一个CP周期，故无瞬态。一般选用同步操作实现反馈控制构成的N进制计数器，可靠性较高 有时为了简化这类设计，常用进位输出信号CO实现反馈置数。第48页/共76页解 求预置数S0=10-6BCD =0100 画逻辑图如图7.4.14。例 试用74160的CO反馈，实现6进制计数器。图7.4.14 例7.4.6图011CR LD D0 D1 D2 D3CPQ0 Q1 Q2 Q3Q0 Q1 Q2 Q3CPCO由于预置数0100是计数循环中的最小数，这种设计方法也称为置最小数法。第49页/共76页7.5 移位寄存器移位寄存器移位寄存器移位寄

20、存器的应用 寄存器按逻辑功能划分，可分为寄存器按逻辑功能划分，可分为并行寄存器并行寄存器、串行寄存器串行寄存器及及串并行寄存器串并行寄存器。并行寄存器的功能。并行寄存器的功能比较简单，串行寄存器及串并行寄存器有比较简单，串行寄存器及串并行寄存器有移位移位功功能，通常称为能，通常称为移位移位寄存器寄存器。第50页/共76页移位寄存器移位寄存器 74164是一个串行输入、并行输出的八位单向移位寄存器，电路符号见图。逻辑功能见表。移位寄存器(Shift Register)除了有寄存数码的功能，还具有将数码移位的功能。在移位操作时，每来一个CP脉冲，寄存器里存放的数码依次向左或向右移动一位。1.81.

21、8位单向移位寄存器位单向移位寄存器7416474164第51页/共76页CPD0=SASBQ0 Q1Q7 0 0 00 Q1=Q0Q7=Q61 Q1=Q0Q7=Q6011表功能表01Q7Q6Q5Q4Q3Q2Q1Q0CR CPSASB图7.5.1 74164的符号图第52页/共76页2.四位双向移位寄存器7419474194 四位双向移位寄存器74194的电路符号和功能表如图和表所示。图7.5.2 74194的符号图D3D2D1D0Q3Q2Q1Q0CR CPS0S1DSRDSL表7.5.2 74194的功能表 S1 S0工作状态 0 1 1 1 1 x x 0 0 0 1 1 0 1 1 置零

22、保持 右移 左移并行输入第53页/共76页移位寄存器的应用 1.环形寄存器 将移位寄存器，例如74194最高位的输出Q3直接反馈到串行数据输入DSR，使寄存器工作在右移状态，就可构成4位环形寄存器。如图所示。循环的工作波形如图所示，状态转换图如图所示。这四个状态称为有效状态，其它12个状态都是无效状态，如图 所示。电路不能够自启动，一般在启动时，需要在S1端加置初态脉冲，如图所示。第54页/共76页1000010000010010(c)1 2 3 4 5 6(b)CPQ0Q1Q2Q3 图位环形计数器(a)逻辑电路图 (b)工作波形图 (c)有效循环 (d)无效循环000001011111101

23、011000110100100111101111010110111(d)(a)CPS1S011 0 0 01D0 D1 D2 D3DSR CPCRQ0 Q1 Q2 Q3Q3 Q2 Q1 Q0第55页/共76页2.扭环形计数器扭环形计数器 如果将移位寄存器74LS194的最高位输出Q3取非后再反馈到串行数据输入端DSR，如图所示，就可构成4位扭环形寄存器它的8个有效循环的工作波形如图所示，状态转换图如图所示。其余八个是无效循环，如图所示。显然，n位扭环形寄存器可以构成2n进制计数器。第56页/共76页0000100000010011(c)11001110011111111010110101001

24、0010110101100100101(d)图位扭环形计数器(a)逻辑电路图 (b)工作波形图 (c)有效循环 (d)无效循环(b)CPQ0Q1Q2Q31 2 3 4 5 6 7 8 9011S1S074194(a)CPDSR CPCRQ0 Q1 Q2 Q3Q3 Q2 Q1 Q0第57页/共76页7.6 基于基于MSI时序逻辑电路的分析时序逻辑电路的分析分析步骤分析举例第58页/共76页分析步骤划分功能块逻辑电路图分析各块功能分析整体功能图 功能块逻辑电路分析流程图第59页/共76页分析举例分析举例例分析图所示电路的逻辑功能。设输出逻辑变量R、Y、G分别为红、黄和绿灯的控制信号，时钟脉冲CP的

25、周期为10s。图例图 CTPCTT&11 Y0Y1Y2Y3Y4Y5Y6Y7A0 A1 A2 S1S2S3&RYGCPD0D1D2D3Q0Q1Q2Q3OC74LS161 74LS138 74LS101CP第60页/共76页解 将电路按功能划分成3个功能块电路，计数器，译码器，门电路。分析各功能块电路的逻辑功能 电路是一片74LS161,构成了一个8进制计数器。电路是由一片3-8译码器构成的数据分配器。3个门电路构成输出译码电路。分析总体逻辑功能在CP作用下，计数器循环计数，输出信号R持续30S，Y 持续10s，G持续30s，Y持续10s，周而复始。第61页/共76页图例电路图和CR波形图第62页

26、/共76页解 将电路按功能划分成3个功能块电路，是比较器；II是门级组合电路；是双向计数器。分析各功能块电路的逻辑功能 电路是4位二进制比较器。电路II是时钟输入控制电路。双时钟双向计数器74193可以进行可逆计数。分析逻辑电路的总体逻辑功能电路工作原理如下：设在CR作用下，计数器起始状态为0000。在每一个CP脉冲到来时，若YAB=0，计数器加1；若DA DB，则YA计 数 电 路CP J K延时电路&译 码 电 路1fxfcRdQ44447777第64页/共76页(1)该电路已经是功能框图。(2)分析各逻辑框的功能。(3)分析总体逻辑功能分析结果：电路为简易频率计电路。各点的工作波形如图所

27、示。CPfXfC图7.6.5 图7.6.3工作波形图1St1Q第65页/共76页7.7 基于基于MSI时序逻辑电路的设计时序逻辑电路的设计 时序逻辑电路功能块设计流程的各步骤与第4章组合逻辑电路功能块设计流程基本相同，不过可以使用的功能块既有组合逻辑功能块，也有时序逻辑功能块时序脉冲发生电路一般时序电路的设计第66页/共76页 在设计时序逻辑电路时，经常碰到需要设计时序脉冲发生电路。它大致可分为计数器型和移位寄存器型两类。1.计数器型脉冲顺序分配器 在数字控制系统和计算机中，常需要一种按时间顺序逐个出现的节拍(tact)控制脉冲，以协调各部分的工作。这种能产生节拍脉冲的电路称为脉冲顺序分配器(

28、pulse sequence distributor)。时序脉冲发生电路第67页/共76页 例试用计数器和译码器设计一个能产生图所示的脉冲顺序分配器。图7.7.1 例7.7.1工作波形图 CPP0P1P2P71 2 3 4 5 6 7 8 9第68页/共76页解 把电路分成计数器和数据分配器，如图；(a)CP 数据分配器3位二进制计数器CPQ0Q1Q2A0A1A2Y0Y1Y2Y3Y4Y5Y6Y7P0P1P2P3P4P5P6P7图7.7.2 计数器型脉冲顺序分配器第69页/共76页 选择适当的集成器件，设计各功能块内部的电路；画出逻辑电路图如图所示。(b)CP111 74LS16174LS138

29、 CPD0D1D2D3CTP CTTQ0Q1Q2Q3OCA0A1A2S0S1S2Y0Y1Y2Y3Y4Y5Y6Y7P0P1P2P3P4P5P6P711111111图7.7.2 计数器型脉冲顺序分配器第70页/共76页2.移位寄存器型时序脉冲发生器 利用移位寄存器可设计时序脉冲发生电路。图是由一个4位移位寄存器及一个次态译码器组成的时序脉冲发生电路，可以产生任意次序的四位二进制码。表态序表Q0Q1Q2Q301234561 0 0 01 1 0 01 1 1 01 1 1 10 1 1 10 0 1 10 0 0 1CPCP图7.7.3 时序脉冲发生器框图 输出次态译码电路CpDSRDSLQ0 Q1

30、 Q2 Q3S1S24位移位寄存器第71页/共76页例试设计一时序电路，可产生表所示的脉冲序列。解 把电路划分成移位寄存器和次态译码电路，图所示。选择适当的集成器件，设计各功能块内部的电路。01234561 0 0 01 1 0 01 1 1 01 1 1 10 1 1 10 0 1 10 0 0 1表态序表Q0Q1Q2Q3CP移位寄存器可以选择74LS194。分析表，只要将DSR根据需要置0或置1，靠数据右移，即可获得给定脉冲序列，DSL的状态对电路并无影响。画出逻辑电路图以及工作波形图见图。第72页/共76页 图例(a)逻辑电路图 (b)工作波形图(b)CPQ0Q1Q2Q31 2 3 4

31、5 6 7 8 9(a)CP&1 0Q0 Q1 Q2 Q3Q0 Q1 Q2 Q3S0 S174194第73页/共76页例试用精密单稳电路4538、定时器555、计数器74290、BCD-七段译码器7447和七段数码管等元器件设计一个简易数字电容测量仪，要求测量范围099 nF。解 分析设计要求 利用精密单稳电路4538，把待测电容C值转换为tW，若取电阻R为100k，则有tW=RC=0.1C S/F在采样间隔TW时间内，计数器对已知频率脉冲信号进行计数，若选fcp=10KHz，计数器计数结果将是N=fcptW=C /nF根据以上分析，可以画出电路原理框图如图所示一般时序电路的设计 本题各框内均是已学过的逻辑电路，这里不再详细讨论。略第74页/共76页图7.7.5 题7.7.3框图7417374173742907429055545387tW744秒脉冲发生器KRVDD7447744744555CP时钟发生器Cx第75页/共76页感谢您的观看！第76页/共76页