数字集成电路基本单元.pptx

《数字集成电路基本单元.pptx》由会员分享，可在线阅读，更多相关《数字集成电路基本单元.pptx（73页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、1图9.3 具有多发射极晶体管的3输入端与非门电路：（a）电路图，（b）符号第1页/共73页2图9.4 TTL或非门 (a)电路图 (b)符号 第2页/共73页39.2 CMOS反相器1.电路图标准的CMOS反相器电路如图所示。注意1：NMOS和PMOS的衬底是分开的，NMOS的衬底接最低电位地，PMOS的衬底接最高电位Vdd。第3页/共73页4注意2：NMOS的源极接地，漏极接高电位；PMOS的源极接Vdd，漏极接低电位。注意3：输入信号Vi对两管来说，都是加在g和s之间，但是由于NMOS的s接地，PMOS的s接 Vdd，所以Vi对两管来说参考电位是不同的。第4页/共73页52.转移特性 在

2、分析CMOS反相器的特性时，注意如下事实：l在电路中，PMOS和NMOS地位对等，功能互补l它们都是驱动管，都是有源开关，部分的互为负载：l它们都是增强型 MOSFETl对于NMOS有l对于PMOS有l对输入和输出信号而言，PMOS和NMOS是并联的Vi Vtn 导通Vi Vdd-|Vtp|截止Vi 0，Pdc 0。第18页/共73页193.CMOS反相器的瞬态特性 研究瞬态特性与研究静态特性不同的地方在于必须考虑负载电容（下一级门的输入电容）的影响。脉冲电路上升，下降和延迟时间的定义，即如图所示。tr：(Vo=10%VomaxVo=90%Vomax)tf：(Vo=90%VomaxVo=10%

3、Vomax)td：(Vi=50%VimaxVo=50%Vomax)第19页/共73页20i)Vi从1到0,CL充电。在此过程中，NMOS和PMOS源、漏极间电压的变化过程为：Vdsn：0Vdd|Vdsp|：Vdd0，即 123原点CMOS反相器的瞬态特性第20页/共73页21 考虑到上拉管导通时先为饱和状态而后为非饱和状态，故输出脉冲上升时间可分为两段来计算。CMOS反相器的瞬态特性第21页/共73页22a、饱和状态时 假定VC(0)=0,恒流充电时间段有 积分得 ，CMOS反相器的瞬态特性第22页/共73页23b、非饱和状态时 线性充电时间段有，积分得，经变量代换，部分分式展开，可得，总的充

4、电时间为，tr=tr1+tr2 如果Vtp=-0.2 Vdd，则 CMOS反相器的瞬态特性第23页/共73页24ii)Vi从0到1,CL放电 NMOS的导通电流开始为饱和状态而后转为非饱和状态，故与上面类似，输出脉冲的下降时间也可分为两段来计算。如图所示。CMOS反相器的瞬态特性第24页/共73页25a、饱和状态 假定VC(0)=Vdd，恒流放电时间段有，积分得，CMOS反相器的瞬态特性第25页/共73页26b、非饱和状态 线性放电时间段有，CMOS反相器的瞬态特性第26页/共73页27总的放电时间为 tf=tf1+tf2 如果Vtn=0.2 Vdd，则 如果Vtn=|Vtp|，n=p，则 t

5、r=tf CMOS的输出波形将是对称的。CMOS反相器的瞬态特性第27页/共73页28反相器电路图到符号电路版图的转换（a）电路图，（b）漏极连线，（c）电源与地线连线，（d）栅极与输入输出连线第28页/共73页29图9.20 各种形式的反相器版图（a）垂直走向MOS管结构，（b）水平走向MOS管结构，（c）金属线从管子中间穿过的水平走向MOS管结构，（d）金属线从管子上下穿过的水平走向MOS管结构（e）有多晶硅线穿过的垂直走向MOS管结构第29页/共73页30 并联反相器版图（a）直接并联，（b）共用漏区，（c）星状连接 第30页/共73页31CMOS与非门和或非门 与非门和或非门电路：（a

6、）二输入与非门，（b）二输入或非门 第31页/共73页32与非门的版图（a）按电路图转换，（b）MOS管水平走向设计 第32页/共73页33或非门版图（a）输入向右引线，（b）输入向上引线 第33页/共73页34CMOS传输门和开关逻辑 工作原理 传输门：（a）电路（b）符号;开关逻辑与或门 第34页/共73页35工作原理(续)（a）“异或”和（b）“异或非”门电路 第35页/共73页36工作原理(续)不同功能的线或电路：（a）电路图，（b）逻辑图 第36页/共73页37CMOS传输门版图实现 第37页/共73页38三态门：（a）常规逻辑门结构，（b）带传输门结构 三态门 第38页/共73页3

7、9三态门版图 第39页/共73页40驱动电路 驱动电路的结构示意图 第40页/共73页41驱动电路版图 第41页/共73页429.3 数字电路标准单元库设计 基本原理 标准单元设计流程图 第42页/共73页43库单元设计 标准单元库中的单元电路是多样化的，通常包含上百种单元电路，每种单元的描述内容都包括：（1）逻辑功能；（2）电路结构与电学参数；（3）版图与对外连接端口的位置；对于标准单元设计EDA系统而言，标准单元库应包含以下三个方面的内容：（1）逻辑单元符号库与功能单元库；（2）拓扑单元库；（3）版图单元库。第43页/共73页44库单元设计(续)下图给出了一个简单反相器的逻辑符号、单元拓扑

8、和单元版图（a）逻辑符号（b）单元拓扑（c）单元版图 第44页/共73页459.4 焊盘输入输出单元 9.4.1 输入单元 输入单元主要承担对内部电路的保护，一般认为外部信号的驱动能力足够大，输入单元不必具备再驱动功能。因此，输入单元的结构主要是输入保护电路。为防止器件被击穿，必须为这些电荷提供“泄放通路”，这就是输入保护电路。输入保护分为单二极管、电阻结构和双二极管、电阻结构。第45页/共73页46输入单元(续)单二极管、电阻电路 双二极管、电阻保护电路 第46页/共73页479.4.2 输出单元 A.反相输出I/OPAD 顾名思义，反相输出就是内部信号经反相后输出。这个反相器除了完成反相的

9、功能外，另一个主要作用是提供一定的驱动能力。图9.37是一种p阱硅栅CMOS结构的反相输出单元，由版图可见构造反相器的NMOS管和PMOS管的尺寸比较大，因此具有较大的驱动能力。第47页/共73页48输出单元(续)p阱硅栅CMOS反相输出I/OPAD 第48页/共73页49输出单元(续)去铝后的反相器版图 第49页/共73页50输出单元(续)大尺寸NMOS管版图结构和剖面第50页/共73页51输出单元(续)反相器链驱动结构假设反相器的输入电容等于Cg，则当它驱动一个输入电容为fCg的反相器达到相同的电压值所需的时间为f。如果负载电容CL和Cg的CL/Cg=Y时，则直接用内部反相器驱动该负载电容

10、所产生的总延迟时间为ttol=Y。如果采用反相器链的驱动结构，器件的尺寸逐级放大f倍，则每一级所需的时间都是f，N级反相器需要的总时间是Nf。由于每一级的驱动能力放大f倍，N级反相器的驱动能力就放大了f N倍，所以f NY。对此式两边取对数，得：N=lnY/lnf反相器链的总延迟时间ttol=N*f*=(f/lnf)*lnY 第51页/共73页52输出单元(续)直接驱动和反相器链驱动负载时的延迟时间曲线 第52页/共73页53输出单元(续)B.同相输出I/OPAD 同相输出实际上就是“反相反相”，或采用类似于图9.40所示的偶数级的反相器链。为什么不直接从内部电路直接输出呢？主要是驱动能力问题

11、。利用链式结构可以大大地减小内部负荷。即内部电路驱动一个较小尺寸的反相器，这个反相器再驱动大的反相器，在同样的内部电路驱动能力下才能获得较大的外部驱动。第53页/共73页54输出单元(续)C.三态输出I/OPAD所谓三态输出是指单元除了可以输出“0”，“1”逻辑外，还可高阻输出，即单元具有三种输出状态。同样，三态输出的正常逻辑信号也可分为反相输出和同相输出。图9.42是一个同相三态输出的电路单元的结构图。同相三态输出单元电路结构 第54页/共73页55输出单元(续)同相三态输出单元版图 第55页/共73页56输出单元(续)D.漏极开路输出单元漏极开路结构实现 的线逻辑第56页/共73页579.

12、4.3 输入输出双向三态单元（I/O PAD）在许多应用场合，需要某些数据端同时具有输入、输出的功能，或者还要求单元具有高阻状态。在总线结构的电子系统中使用的集成电路常常要求这种I/OPAD。输入、输出双向三态单元电路原理图 第57页/共73页589.5 了解CMOS存储器 半导体存储器类型一览 第58页/共73页59存储单元的等效电路(a)DRAM；(b)SRAM；(c)掩膜型(熔丝)ROM；(d)EPROM(EEPROM)；(e)FRAM第59页/共73页609.5.1动态随机存储器（DRAM）A.DRAM单元的历史演变过程(a)含两个存储节点的四晶体管DRAM单元；(b)含两条位线和两条

13、字线的三晶体管DRAM单元；(c)含两条位线和一条字线的双晶体管DRAM单元；(d)含一条位线和一条字线的单晶体管DRAM单元第60页/共73页61三晶体管DRAM单元的工作原理 上拉和读写电路的三晶体管DRAM单元 第61页/共73页62工作原理(续）对三晶体管DRAM单元进行四个连续操作：写入“l”，读取“1”，写入“0”和读取“0”时的典型电压波形 在预充电周期电流通过MPl和MP2开始对列电容C2和C3进行充电 第62页/共73页63工作原理(续）在写“l”时序中电容Cl和C2的电荷共享 在读取“l”过程中列电容C3通过晶体管M2和M3进行放电 第63页/共73页64工作原理(续）在写

14、0”时序过程中C1和C2通过M1和数据写入晶体管放电 在读取“0”过程中列电容C3不放电 第64页/共73页65单晶体管DRAM单元的工作过程(a)带选取线路的典型单晶体管(1-T)DRAM单元；(b)带控制电路的单晶体管DRAM单元阵列的存储结构第65页/共73页669.5.2 静态随机存储器（SRAM）静态RAM单元的各种结构。第66页/共73页67CMOS SRAM单元的电路拓扑结构 第67页/共73页689.5.3 闪存闪存单元由一个带浮栅的晶体管构成，该晶体管的阈值电压可通过在其栅极上施加电场而被反复改变(编程)。闪存存储器的数据编程及擦除方法(a)热电子注入法(b)Fowler-N

15、ordheim隧穿法 第68页/共73页69闪存单元的等效耦合电容电路 当给控制栅极和漏极加电压(VCG和 VD)时，浮 栅 的 电 压(VFG)可以用耦合电容表示为：QFG为存储在浮栅中的电荷，Ctotal为总电容，CFC为浮栅和控制栅之间的电容，CFS，CFB和CFD是浮栅和源极、浮栅和本体、浮栅和漏极之间的电容，VCG和VD分别为控制栅和漏极的电压。第69页/共73页70闪存单元的等效耦合电容电路（续）用VT(FG)代替式(9.26)中的VFG并整理可得到导通控制栅晶体管的最小控制栅极电压(VCG)如下：其中，VT(FG)为导通浮栅晶体管的阈值电压。同样，两种数据存储状态(“0”和“l”)的阈值电压差可表示为：第70页/共73页71控制栅压具有低和高阈值电压的闪存单元的I-V特性曲线 第71页/共73页72思考题1画出CMOS标准反相器的电路图和版图。2画出二输入CMOS与非门和或非门的电路图和版图。3负载为大尺寸器件时，如何考虑前级电路的驱动能力？4列出CMOS存储器的分类和各自的特点。第72页/共73页73感谢您的观看！第73页/共73页