数电组合逻辑电路模块及其应用.pptx

《数电组合逻辑电路模块及其应用.pptx》由会员分享，可在线阅读，更多相关《数电组合逻辑电路模块及其应用.pptx（59页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、常用逻辑模块应用应注意的问题常用逻辑模块应用应注意的问题1模块实现的功能（输入与输出的逻辑关系）模块实现的功能（输入与输出的逻辑关系）管脚的定义管脚的定义有效电平的高低有效电平的高低高级用法：多个模块的连接高级用法：多个模块的连接第1页/共59页一、编码器功能：输入功能：输入m个信息；个信息；输出输出n位位二进制二进制代码（代码（m22n）。）。逻辑功能：任何一个输入端接低电平时，输出端逻辑功能：任何一个输入端接低电平时，输出端有一组对应的二进制代码输出。有一组对应的二进制代码输出。（一）二进制编码器（一）二进制编码器将输入信号编成二进制代码的电路将输入信号编成二进制代码的电路第2页/共59页

2、优先编码优先编码 优先编码器允许几个输入端优先编码器允许几个输入端同时同时加上信号，电加上信号，电路只对其中路只对其中优先级别最高的信号进行编码优先级别最高的信号进行编码。任何时刻只允许一个输入端有信号输入。如右图三位二进制编码器如右图三位二进制编码器（8线线3线编码器）。线编码器）。一、编码器第3页/共59页8线线3线优先编码器线优先编码器74148编码输入I0I1I2I3I4I5I6I7使能输入S扩展输出FEX编码输出F0F1F2使能输出FS第4页/共59页：编码输出端。：编码输出端。：使能输入端；：使能输入端；时，编码，时，编码，时，禁止编码。时，禁止编码。：使能输出端，编码状态下（：使

3、能输出端，编码状态下（=0=0），），若无输入信号，若无输入信号，=0=0。：扩展输出端，编码状态下（：扩展输出端，编码状态下（=0=0），），若有输入信号，若有输入信号，=0=0。管脚定义：管脚定义：输入，低电平有效，优先级别依次为：输入，低电平有效，优先级别依次为。第5页/共59页（二）编码器的应用（二）编码器的应用（3 3）第一片工作时）第一片工作时,编码器输出：编码器输出：0000-01110000-0111 第二片工作时第二片工作时,编码器输出编码器输出:1000-1111:1000-1111解：（解：（1 1）编码器输入）编码器输入1616线线,用两片用两片8-38-3线编码器，高

4、位为第线编码器，高位为第 一片，低位为第二片。一片，低位为第二片。高位低位（2 2）实现优先编码：高位选通输出与低位控制端连接。）实现优先编码：高位选通输出与低位控制端连接。例：例：用用8-38-3线优先编码器线优先编码器7414874148扩展成扩展成1616线线-4-4线优先编码器。线优先编码器。A0A1A2A3A4A5A6A7A8A9A10A11A12A13A14A15Z1Z0Z2Z3通过对输出通过对输出取反可得取反可得1111-10001111-10000111-00000111-0000第6页/共59页二二十进制编码器十进制编码器编码输入I1I2I3I4I5I6I7I8I9编码输出F

5、0F1F2F3第7页/共59页二进制代码二进制代码某种代码某种代码译译 码码编编 码码译码器译码器编码器编码器二、译码器第8页/共59页 译码输入译码输入 译码输出译码输出 a1 a0 y0 y1 y2 y3 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 1 1 0 0 0 12位二进制译码器位二进制译码器 译码输入译码输入 译码输出译码输出 a1 a0 y0 y1 y2 y3 0 0 0 1 1 1 0 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 02位二进制译码器位二进制译码器二、译码器（一）（一）变量译码器变量译码器 二进制译码器输入输出满足

6、二进制译码器输入输出满足 2 2n m2 2n =m：二进制全译码器：二进制全译码器 2-4译码器译码器 3-83-8译码器（译码器（74138）4-16译码器译码器2 2n m：部分译码器部分译码器4-10译码器（译码器（8421BCD译码器译码器74427442）译码输入：译码输入：n位位二进制二进制代码代码译码输出译码输出m位：位：一位为一位为1 1，其余为，其余为0(y0(yi i=m=mi i)或一位为或一位为0 0，其余为，其余为1(y1(yi i=m=mi i)第9页/共59页 译码输入，二进制编码译码输入，二进制编码07依次对应依次对应8个输出。个输出。3线线-8译码器译码器(

7、74LS138)八个输出端，低电平有效。八个输出端，低电平有效。译码状态下，相应输出端为；译码状态下，相应输出端为；禁止译码状态下，输出均为。禁止译码状态下，输出均为。G1、使能输入使能输入,与与逻辑。逻辑。EN=1（EN=0，禁止译码，输出均为。，禁止译码，输出均为。)，译码。，译码。A0 A2 2F0F1F2F3F4F5F6F7A0A1A2G2BG2AG101234567BIN/OCT012G70&EN第11页/共59页使能端的两个作用：使能端的两个作用：（1）消除译码器输出尖峰干扰）消除译码器输出尖峰干扰EN端正电平的出现在端正电平的出现在A0 A2稳定之后；稳定之后；EN端正电平的撤除

8、在端正电平的撤除在A0 A2再次改变之前。再次改变之前。（2）逻辑功能扩展 例：用例：用3线线-8译码器构成译码器构成4线线-16译码器。译码器。避免A0 A2在变化过程中引起输出端产生瞬时负脉冲。F0F1F2F3F4F5F6F7A0A1A2G2BG2AG101234567BIN/OCT012G70&EN第12页/共59页例：用例：用3线线-8线译码线译码器构成器构成4线线-16线译线译码器。码器。X0 0 X3 3：译码输入：译码输入E：译码控制：译码控制E=0=0，译码，译码E=1=1，禁止译码，禁止译码X3 3 X0 0：00000000 01110111，第一片工作第一片工作X3 3

9、X0 0：10001000 11111111第二片工作第二片工作000000 111111 译码输入译码输入0 0 0 0 1 10 0 0 0 0 0000000 111111 译码输入译码输入1 1 0 0 1 10 0 0 0 1 1第13页/共59页8421BCD译码器（译码器（74427442）输入端输入端F0F1F2F3F4F5F6F7F8F9A0A1A2A30123456789BIN/DEC0123G90&ENG2BG2AG1第14页/共59页（三）译码器的应用（三）译码器的应用1.逻辑函数的设计逻辑函数的设计原理：每一个有效输出对应一个最小项原理：每一个有效输出对应一个最小项的

10、非的非。步骤步骤：(1)将逻辑函数表达式转换成用最小项表示的形式将逻辑函数表达式转换成用最小项表示的形式;(3)将表达式中最小项所对应的输出项（将表达式中最小项所对应的输出项（积积）找出；）找出；(4)将输出项用逻辑门连接，逻辑门的输出即为函数将输出项用逻辑门连接，逻辑门的输出即为函数表达式的输出表达式的输出(2)利用还原律和反演律，将最小项取反；利用还原律和反演律，将最小项取反；A Bm m0 0m m1 1m m2 2m m3 30 0100001000 11 01 1000010011111 译码输入译码输入 译码输出译码输出 a1 a0 y0 y1 y2 y3 0 0 1 0 0 0

11、0 1 0 1 0 0 1 0 0 0 1 0 1 1 0 0 0 12位二进制译码器位二进制译码器 译码输入译码输入 译码输出译码输出 a1 a0 y0 y1 y2 y3 0 0 0 1 1 1 0 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 02位二进制译码器位二进制译码器第15页/共59页例：例：试用试用 7413874138和与非门构成一位全加器。和与非门构成一位全加器。解解:全加器的最小项表达式应为全加器的最小项表达式应为Si=Ci+1=第16页/共59页&SiF0F1F2F3F4F5F6F7A0A1A2G2BG2AG101234567BIN/OCT012G70&

12、ENCiBiAi1&Ci+1第17页/共59页例：用译码器和门电路实现逻辑函数 =CBAF0F1F2F3F4F5F6F7A0A1A2G2BG2AG101234567BIN/OCT012G70&EN1F&第18页/共59页（二）数字显示译码器（二）数字显示译码器1.七段数码管七段数码管共阴极共阴极共阳极：高电平亮：高电平亮：低电平亮：低电平亮每一段由一个发光二极管组成。每一段由一个发光二极管组成。2.七段显示译码器（七段显示译码器（7448）输入：二输入：二十进制代码十进制代码输出：译码结果，可驱输出：译码结果，可驱动相应的七段数码管显动相应的七段数码管显示正确的数字。示正确的数字。第20页/共

13、59页七段译码器七段译码器7448BCD码输入信号译码输出，低电平有效 双重端子,作为输入信号BI=0时，显示全黑，作为输出信号RBO是灭零输出。当LTLT为低电平，且BIBI为高电平时，试灯。当LTLT为高电平，RBIRBI为低电平时，输入00000000不显示数码0.0.灭零。第21页/共59页共阳极共阳极abcdefgR+5 VYaA3A2A1A0+VCC+VCC显示显示译码器译码器共阳共阳YbYcYdYeYfYg00000000001000100101001111001001000110100010101100000110100110001001000100000 低电平低电平驱动驱动

14、011100011111000000000010010000100共阴极共阴极abcdefgR+5 VYaA3A2A1A0+VCC显示显示译码器译码器共阴共阴YbYcYdYeYfYg 高电平高电平驱动驱动00001111110000100100110000110110100110100010101100111100010011111001011001110110111011111111000011111111111011第22页/共59页 在多个通道中选择其中的某一路，或多个信息中选择其中的在多个通道中选择其中的某一路，或多个信息中选择其中的某一个信息传送或加以处理。某一个信息传送或加以处理。

15、数据选择器数据选择器多输入多输入一输出一输出选择选择三、数据选择器数据选择器（一）分类：（一）分类：2选选1、4选选1、8选选1、16选选1。双四选一数据选择器双四选一数据选择器741538选选1数据选择器数据选择器74LS151第23页/共59页三、数据选择器（一）分类：二选一、四选一、八选一、十六选一。（一）分类：二选一、四选一、八选一、十六选一。双四选一数据选择器双四选一数据选择器74153使能端使能端输出端输出端数据数据输入输入公用控公用控制输入制输入第24页/共59页F2F2D8D9D10D11D12D13D14D15A0A1A201234567MUX012G70ENS1（1）（2）

16、F1F1D0D1D2D3D4D5D6D7A0A1A201234567MUX012G70ENS（二）数据选择器的（二）数据选择器的通道扩展通道扩展 例：试用最少数量的例：试用最少数量的8选选1选择器选择器74151扩展成扩展成16选选1选择器。选择器。将地址连接在一起 将两片的输出原端用或门连载一起，和非端用与门连接在一起。F1F&1A3如果如果A3=0，则（，则（1）片工作，根据）片工作，根据A2A0，从，从D7D0中选择一路输出；中选择一路输出；如果如果A3=1，则（，则（2）片工作，根据）片工作，根据A2A0，从，从D15D8中选择一路输出。中选择一路输出。八选一需3位地址码第25页/共5

17、9页 例：用一片例：用一片2-4译码器和四片译码器和四片8选选1数据选择器构成数据选择器构成32选选1数据选择器。数据选择器。解：解：25=32 ，32选选1就需要就需要5位地址。位地址。用用A4A3A2A1A0来表示地址码。来表示地址码。地址分配：地址分配：A4A3作作2-4译码器地址输入。译码器输出分别接四片译码器地址输入。译码器输出分别接四片8 8选选1 1数据选数据选择器的片选端择器的片选端 /EN/EN。在在A A4 4A A3 3作用下，四片作用下，四片8选选1分别被选中，片分别被选中，片选端为选端为0的选择器工作，片选端为的选择器工作，片选端为1的选择器不工作。的选择器不工作。A

18、2A1A0作作8选选1地址输入。在地址输入。在A2A1A0作用下，选择器作用下，选择器8个输出端个输出端分别被选中并输出。分别被选中并输出。片选信号选择由哪一片选择器工作，工作的选择器哪一位输出由地址码决定。第26页/共59页0 1 2 3 4 5 6 70 1 2ENYMUX(1)D0D1D2D3D4D5D6D70 1 2 3 4 5 6 70 1 2ENYMUX(2)D8D15D16D230 1 2 3 4 5 6 70 1 2ENYMUX(3)0 1 2 3 4 5 6 70 1 2ENYMUX(4)D24D31A0A1A2A3A4012301ENBIN/OCT11YA A4 4A A3

19、 30 00 00 01 11 10 01 11 1A2A1A0Y000D0001D1010D2011D3100D4101D5110D6111D7片选信号片选信号：寻址信号寻址信号：例如：A4A3A2A1A0=11101选中第四片选择选中第四片选择器的器的D5输出。输出。Y=D291 11 11 10 01 10 01 11 11 1D5D29第27页/共59页第28页/共59页要求用数据选择器分时要求用数据选择器分时传送传送4 4位位8421BCD8421BCD码，并码，并译码显示。译码显示。A1A0地址码：地址码：0 00 00 00 0BIN/OCT七七段段译译码码器器七七段段译译码码器

20、器0 00 11 01 11000110011101001第29页/共59页A1A00 00 00 00 0BIN/OCT七七段段译译码码器器七七段段译译码码器器0 00 11 01 11111111000000001第30页/共59页A1A00 00 00 00 0BIN/OCT七七段段译译码码器器七七段段译译码码器器0 00 11 01 11000110011101001第31页/共59页A1A00 00 00 00 0BIN/OCT七七段段译译码码器器七七段段译译码码器器0 00 11 01 1只要地址码变化周只要地址码变化周期大于期大于2525次次/S,/S,显示显示27692769无

21、明显闪烁感。无明显闪烁感。1001111011001000第32页/共59页第33页/共59页利用数据选择器设计组合电路利用数据选择器设计组合电路一、组合电路设计回顾1.1.采用逻辑门电路设计采用逻辑门电路设计2.2.采用译码器设计采用译码器设计强调使用的器件设计基础第34页/共59页000二、数据选择器实现组合逻辑函数二、数据选择器实现组合逻辑函数 FD0D1D2D3D4D5D6D7A0A1A201234567MUX012G70ENE0100CBAD0D0D1D1第35页/共59页01例例:试用试用8 8选选1 1数据选择器数据选择器7415174151实现逻辑函数实现逻辑函数FA0A1A2

22、01234567MUX012G70ENE0C C000111D1D2D3D4D5D6D7B BA AD0第36页/共59页ABCF0000010010001000101111101011111101FD0D1D2D3D4D5D6D7A0A1A201234567MUX012G70ENE0C CB BA A000111比较数据选择器数据输入端与真值表中的输出比较数据选择器数据输入端与真值表中的输出第37页/共59页1.1.输入取值组合的个数与输入数据通道数相同输入取值组合的个数与输入数据通道数相同(2)输入变量接至数据选择输入变量接至数据选择器的控制（地址）输入端；器的控制（地址）输入端；(3)按

23、真值表的输出变量顺按真值表的输出变量顺序依次加到数据选择器的序依次加到数据选择器的数据输入端。数据输入端。数据选择器实现逻辑函数数据选择器实现逻辑函数(1)将函数表达式转换成标将函数表达式转换成标准的积之和形式；准的积之和形式；设计变得如设计变得如此简单此简单FD0D1D2D3D4D5D6D7A0A1A201234567MUX012G70ENE0C CB BA A?ABCF0000010011000111101011111000011100001111第38页/共59页2.2.当输入取值组合的个数大于通道数时，用数据当输入取值组合的个数大于通道数时，用数据选择器实现逻辑函数的设计选择器实现逻辑

24、函数的设计将通道数进行扩展将通道数进行扩展F1F&F2F2D8D9D10D11D12D13D14D15A0A1A201234567MUX012G70ENS1（1）（2）F1F1D0D1D2D3D4D5D6D7A0A1A201234567MUX012G70ENS1A3第39页/共59页(1)卡诺图的压缩 00011110ABCD00 01 11 10 00011110ABC0 1着手点：着手点：K图图只用一个数据选择器实现只用一个数据选择器实现以四变量逻辑函数为例第40页/共59页(2)压缩后卡诺图内容的填写(3)逻辑电路图的绘制00011110ABCD00 01 11 10 00011110A

25、BC0 101AB 0 10011101010DDC当输入取值组合的个数小于通道数时，用数据当输入取值组合的个数小于通道数时，用数据选择器实现逻辑函数的设计选择器实现逻辑函数的设计思考第41页/共59页例：试用4选1数据选择器74153实现逻辑函数C00011110AB0 10 00 11 10 110 10AB0C1C0101230AB0CC1FEND0D1D2D3MUX第42页/共59页将传送来的或处理后的信息分配到各通道。将传送来的或处理后的信息分配到各通道。数据分配器数据分配器一输入一输入多输出多输出分配分配发发送送端端，并并串串接接收收端端，串串并并第43页/共59页输入数据 地址选

26、择码 多路数据输出 D0D1D2D3D4D5D6D7A0A1A2S3S2S101234567BIN/OCT012G70&END1第44页/共59页四、数值比较器功能：能对两个功能：能对两个相同位数相同位数的二进制数进行比较的的二进制数进行比较的逻辑电路。逻辑电路。（一）（一）数值比较器的基本概念及工作原理数值比较器的基本概念及工作原理11位数值比较器位数值比较器 2.多位比较器多位比较器 在比较两个在比较两个多位数多位数的大小时，的大小时，自高向低地自高向低地逐位逐位比较，只能在高位相等时，才需要比较低位。比较，只能在高位相等时，才需要比较低位。1FABFA=B000010100110100第

27、45页/共59页2.多位比较器多位比较器（二）（二）集成数值比较器集成数值比较器(7485)(7485)B0B1B2B3A0A1A2 A3FABFA=BFAB0123COMP0123AABB=IABIA=BIABFA=BFABB0B1B2B3A0A1A2 A30123COMP0123AABB=010B4B5B6B7A4A5A6 A70123COMP0123AABB=（1）（2）第47页/共59页2.并联扩展方式并联扩展方式 由于串联扩展方式中比较结果是逐级进位的，级联由于串联扩展方式中比较结果是逐级进位的，级联芯片数越多，传递时间越长，工作速度越慢。因此，当芯片数越多，传递时间越长，工作速度越

28、慢。因此，当扩展位数较多时，常采用并联方式。扩展位数较多时，常采用并联方式。第48页/共59页五、加法器（一）加法器的工作原理（一）加法器的工作原理 1半加器半加器 不考虑来自低位不考虑来自低位的进位的两个的进位的两个1位二位二进制数相加称为半加进制数相加称为半加器。器。2全加器全加器 在多位数加法运在多位数加法运算时，除最低位外，算时，除最低位外，其他各位都需要考虑其他各位都需要考虑低位送来的进位低位送来的进位。=1A&BSCCSBACOBiCi+1SiCiAiCOCI第49页/共59页（二）串行进位加法器（二）串行进位加法器如图：用全加器实现如图：用全加器实现4位二进位二进制数相加。制数相

29、加。低位全加器进位输出低位全加器进位输出高位全加器进位输入高位全加器进位输入注意：注意：CICI0 0=0=0和进位B0CO1S0CI0A0COCIB1CO2S1A1COCIB2CO3S2A2COCIB3CO4S3A3COCI四位串行进位加法器四位串行进位加法器第50页/共59页（三）快速进位集成（三）快速进位集成4位加法器位加法器74283 进位位直接由加数、被加数和最低位进位位进位位直接由加数、被加数和最低位进位位CI0形成。形成。直接形成进位第51页/共59页低位进位低位进位四位加法器的逻辑符号四位加法器的逻辑符号和和C3进位进位03COCIB03A03S0S1S2S3A0A1A2A3B

30、2B0B1B3加数加数被加数被加数C0进位（四）（四）集成集成加法器的应用加法器的应用1加法器级联实现多位二进制数加法运算加法器级联实现多位二进制数加法运算 进位进位03COCIB03A03C7S4S5S6S7A4A5A6A7B6B4B5B7(1)(2)0第52页/共59页余3码2实现余实现余3码到码到8421BCD码的转换码的转换 进位进位03COCIB03A03S0S1S2S3A0A1A2A3110103的补码等于减38421BCD码第53页/共59页3构构成成一一位位8421BCD码码加加法法器器 C S3 S2 S1 S0 C S3 S2 S1 S0 0 0 0 00 0 0 0 0

31、0 0 0 0 0 1 0 0 0 0 1 0 0 0 1 0 0 0 0 1 0 0 0 0 1 1 0 0 0 1 1 0 0 1 0 0 0 0 1 0 0 0 0 1 0 1 0 0 1 0 1 0 0 1 1 0 0 0 1 1 0 0 0 1 1 1 0 0 1 1 1 0 1 0 0 0 0 1 0 0 0 0 1 0 0 1 0 1 0 0 1 0 1 0 1 0 1 0 0 0 0 0 1 0 1 1 1 0 0 0 1 0 1 1 0 0 1 0 0 1 0 0 1 1 0 1 1 0 0 1 1 0 1 1 1 0 1 0 1 0 0 0 1 1 1 1 1 0 1 0

32、1自然二进制码自然二进制码8421BCD8421BCD码码十进制码十进制码 N 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15201617181921第54页/共59页 C S3 S2 S1 S0 C S3 S2 S1 S0 1 0 0 00 1 0 1 1 0 1 0 0 0 1 1 0 1 1 1 1 0 0 1 0 1 1 0 0 0 1 0 0 1 1 1 1 0 0 1自然二进制码自然二进制码8421BCD8421BCD码码十进制码十进制码 N 16 17 18 19 分析分析:当和数小于等于当和数小于等于9时，自然二进制码与时，自然二进制码与8421BC

33、D码值相同；码值相同；当和数大于当和数大于9时，自然二进制码与时，自然二进制码与8421BCD码值相差码值相差6。设计：设计：转换电路：当和数大于转换电路：当和数大于9时，在自然二进制码值上加时，在自然二进制码值上加6。22232425第55页/共59页B0B1B2B3加加数数进位进位03COCIB03A03S0S1S2S3A0A1A2A3进位进位03COCIB03A030000被被加加数数8421BCD码和数8421BCD码转换电路转换电路C3&1第56页/共59页 用加法器、比较器、译码器、编码器、数据选择器和用加法器、比较器、译码器、编码器、数据选择器和码组检验器等设计特定电路。码组检验

34、器等设计特定电路。任何时刻的输出仅决定于当时的输入，与电路原来的任何时刻的输出仅决定于当时的输入，与电路原来的状态无关。它由基本门构成，不含存储电路和记忆元件，状态无关。它由基本门构成，不含存储电路和记忆元件，且无反馈线。且无反馈线。根据已经给定的逻辑电路，描述其逻辑功能。根据已经给定的逻辑电路，描述其逻辑功能。根据设计要求构成功能正确、经济、可靠的电路。根据设计要求构成功能正确、经济、可靠的电路。（）组合电路（）组合电路（）组合电路的分析（）组合电路的分析（）组合电路的设计（）组合电路的设计（）常用的中规模组合逻辑模块（）常用的中规模组合逻辑模块本本章章小小结结第57页/共59页自我检测：自我检测：3.2，3.3，3.4，3.7，3.8思考题：思考题：3.3，3.8，3.10，3.11 习题：习题：3.1，3.3，3.14，3.18作作 业业第58页/共59页感谢您的观看！第59页/共59页