(VHDL实验报告)一位半加器,全加器的设计.ppt

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1、(VHDL实验报告)一位半加器,全加器的设计二、实验目的1 1、掌握一位二进制半加器与全加器的原理。、掌握一位二进制半加器与全加器的原理。2 2、进进一一步步熟熟悉悉 QUARTUSII QUARTUSII 软软件件的的使使用用方方法法和和 VHDL VHDL 输入。输入。3 3、掌握元件例化语句的使用。、掌握元件例化语句的使用。4 4、学习从设计文件到模块符号的创建过程。、学习从设计文件到模块符号的创建过程。四、实验内容 在在本本实实验验中中，征征对对半半加加器器时时，用用两两个个拨拨动动开开关关来来表表示示半半加加器器的的两两个个输输入入（A A、B B），用用两两个个LEDLED来来表表

2、示示半半加加器器的的两两个个输输出出（S S、C C）。）。对对于于全全加加器器时时，其其设设计计利利用用层层次次结结构构描描述述法法，首首先先设设计计半半加加器器电电路路，将将其其打打包包为为半半加加器器模模块块；然然后后在在顶顶层层调调用用半半加加器器模模块块组组成成全全加加器器电电路路；最最后后将将全全加加器器电电路路编编译译下下载载到到实实验验箱箱，其其中中用用三三个个拨拨动动开开关关来来表表示示全全加加器器的的三三个个输输入入（AiAi、BiBi、Ci-1Ci-1），用用两两个个LEDLED来表示全加器的两个输出（来表示全加器的两个输出（SiSi、CiCi）。）。实实验验箱箱上上拨拨

3、动动开开关关档档位位在在下下方方时时表表示示其其输输出出为为低低电电平平，反反之之输输出出市市电电平平；当当FPGAFPGA与与其其对对应应的的端端口口为为高高电电平平时时LEDLED就就会会发发光光，反反之之LEDLED灯灯灭灭。其其拨拨动动开开关关与与FPGAFPGA管管脚脚的的连连接接表表以以及及LEDLED灯灯与与FPGAFPGA管管脚连接表如下两图所示：脚连接表如下两图所示：五、实验步骤1 1、建立工程文件、建立工程文件 1 1）运行）运行QUARTUSII QUARTUSII 软件。软件。2 2）选选择择软软件件中中的的菜菜单单 FileNew FileNew Project Pr

4、oject WizardWizard，新新建建一一个个工工程。程。3 3）点击）点击NEXTNEXT进入工作目录，设定工程名和实体名。进入工作目录，设定工程名和实体名。4 4）点点击击NEXTNEXT，进进入入下下一一设设定定对对话话框框，（本本次次实实验验选选用用Cyclone Cyclone IIII系系列列芯芯片片EP2C35F672C8EP2C35F672C8），在在对对话话框框的的左左上上方方的的 Family Family 下下拉拉菜菜单单中中选选取取 CycloneIICycloneII，在在中中间间右右边边的的Pin Pin countcount下下拉拉菜菜单单中中选选取取67

5、2672，在在 Speed Speed grade grade 下下拉拉菜菜单单中中选选取取 8 8，在在左左下下方方的的 Available Available devices devices 框框中中选选取取 EP2C35F672C8EP2C35F672C8。点点击击 NEXT NEXT 完完成成器器件件的的选选取取，进进入入 EDA EDA TOOLTOOL设定界面。设定界面。5 5）按按默默认认选选项项，点点击击NEXTNEXT出出现现新新建建工工程程以以前前所所有有的的设设定定信信息息，再点击再点击FINISHFINISH完成新建工程的建立。完成新建工程的建立。（一）半加器的设计（一

6、）半加器的设计五、实验步骤2 2、建立文本设计文件、建立文本设计文件 1 1）选选择择File-New-Device File-New-Device Design Design Files-VHDL Files-VHDL FileFile，点击，点击OKOK按钮，打开进入文本编辑器对话框。按钮，打开进入文本编辑器对话框。2 2）在在文文本本编编辑辑器器中中输输入入对对应应VHDLVHDL程程序序代代码码，如如下下图图所示：所示：3 3）对对 文文 本本 文文 件件 进进 行行 编编 译译。选选 择择 processing-processing-compiler compiler tool-st

7、arttool-start或或直直接接点点快快捷捷栏栏上上的的三三角角形形则则会会出出现现编编译译器器窗窗口口。需需要要说说明明的的是是在在进进行行设设计计文文件件的的综综合合和和分分析析，也也可可以以单单独独打打开开某某个个分分析析综综 合合过过程程不不必必进进行行全全编编译译界界面面。当当完完成成上上述述窗窗口口的的设设定定后后，点点击击 START START 按按钮钮进进行行设设计计文文件件的的全全编编译译。如如果果文文件件有有错错，在在软软件件的的下下方方则则会会提提示示错错误误的的原原因因和和位位置置，以以便便于于使使用用者者进进行行修修改改直直到到设设计计文文件无错。整个编译完成

8、，软件会提示编译成功。件无错。整个编译完成，软件会提示编译成功。（一）半加器的设计（一）半加器的设计五、实验步骤3 3、管脚分配、管脚分配 1 1）点点击击 Assignments Assignments 菜菜单单下下面面的的 Assignment Assignment EditorEditor，进进入入到到引引脚脚分分配配窗窗口口。将将弹弹出出的的窗窗口口中中的的 All All 改改成成 pin pin，再再点点击击 ListList，在在 Nodes Nodes FoundFound窗窗口口会会出出现现所所有有信信号号的的名名称称，点点击击中中间间的的按按钮钮则则Selected Sel

9、ected Nodes Nodes 窗窗口口下下方方出出现现被被选选择择的的端端口口名名称称。双双击击 OK OK 按按钮钮，完成设置。进入管脚分配窗口。如下图所示：完成设置。进入管脚分配窗口。如下图所示：2 2）依依照照“硬硬件件与与 FPGA FPGA 的的管管脚脚连连接接表表”分分配配对对应应的的输输入入管管脚脚名名 ，依依照照“LED“LED灯灯与与FPGAFPGA管管脚脚连连接接表表”分分配配对对应应的的输输出出管管脚脚名名。本本次次实实验验的的分分配配关关系系是是：（输输入入端端 a a、b b分分别别对对应应的的 FPGA FPGA 管管脚脚名名为为 H8H8、J8J8，输输出出

10、端端 c c、s s分分别别对对应应的的 FPGA FPGA 管管脚脚名名为为 G13 G13、G15G15），如如下下图图所所示：示：3 3）分配完管脚后，再次进行一次全编译，使分配的管脚有效。）分配完管脚后，再次进行一次全编译，使分配的管脚有效。（一）半加器的设计（一）半加器的设计五、实验步骤4 4、对设计文件进行仿真、对设计文件进行仿真 1 1）选选择择File-NewFile-New，在在弹弹出出的的对对话话框框中中选选择择Vector Vector Waveform Waveform FileFile，点击，点击OKOK按钮，打开进入一个空的波形编辑器窗口。按钮，打开进入一个空的波形

11、编辑器窗口。2 2）设设置置仿仿真真结结束束时时间间，波波形形编编辑辑器器默默认认的的仿仿真真结结束束时时间间为为 1 1S S，根根据据仿仿真真需需要要，可可以以自自由由设设置置仿仿真真的的结结束束时时间间（本本次次设设置置的的为为1ms1ms）。选选择择 QUARTUSII QUARTUSII 软软件件的的 Edit-End Edit-End TimeTime命命令令，弹弹出出线线路路束束时时间间对对话话框框，在在 TimeTime框框办办输输入入仿仿真真结结束束时时间间，点点击击OKOK按按钮钮完完成成设设置置。如下图所示：如下图所示：3 3）加加入入输输入入、输输出出端端口口，在在波波

12、形形编编辑辑器器窗窗口口左左边边的的端端口口名名列列表表区区点点击击鼠鼠标标右右键键，在在弹弹出出的的右右键键菜菜单单中中选选择择 Insert Insert Node Node or or BusBus命命令令，在在弹弹出出的的 Insert Insert Node Node or or Bus Bus 对对话话框框界界面面中中点点击击 Node Node FinderFinder按按钮钮。在在出出现现的的 Node Node Finder Finder 界界面面中中的的 Filter Filter 列列表表中中选选择择 点点击击 ListList，在在 Nodes Nodes Found

13、Found 窗窗口口出出现现所所有有信信号号的的名名称称，点点击击中中间间的的按按钮钮则则 Selected Selected Nodes Nodes 窗窗口口下下方方出出现现被被选选择择的的端端口口名名称称。双双击击OKOK按按钮钮，完完成成设设置置，回回到到 Insert Insert Node Node or or Bus Bus 对对话话框框，双双击击OKOK按按钮钮，所有的输入、输出端口将会在端口名列表区内显示出来。所有的输入、输出端口将会在端口名列表区内显示出来。（一）半加器的设计（一）半加器的设计五、实验步骤4 4、对设计文件进行仿真、对设计文件进行仿真 4 4）编编辑辑输输入入

14、端端口口波波形形，即即指指定定输输入入端端口口的的逻逻辑辑电电平平变变化化，在在波波形形编编辑辑窗窗口口中中，选选择择要要输输入入波波形形的的输输入入端端口口。以以 b b 端端口口为为例例，右右键键单单击击 b b，依依次次选选择择value-clock-periodvalue-clock-period，将将时时间间改改为为1us1us。然然后后重重复复此此过过程程将将 a a 的的时时间间改改成成 2us 2us（a a的的周周期期是是b b的的2 2倍倍），再再将将输输入入端端的的D0-D3D0-D3选选择择不不同同的的周周期期（一一次次要有所差别）。最后选择软件的要有所差别）。最后选择

15、软件的 FieSave FieSave进行保存。进行保存。5 5）指指定定仿仿真真器器设设置置，在在仿仿真真过过程程中中有有时时序序仿仿真真和和功功能能仿仿真真之之分分，在在这这里里介介绍绍功功能能仿仿真真。在在 QUARTUSIIQUARTUSII软软件件中中选选择择 ProcessingSimulator ProcessingSimulator Tool Tool 命命令令，打开仿真器工具窗口，如下图所示。打开仿真器工具窗口，如下图所示。按按图图 上上的的提提示示，首首先先产产生生功功能能仿仿真真网网表表文文件件（在在simulation simulation modemode后后选选择择

16、FunctionalFunctional），点点击击产产生生功功能能仿仿真真网网表表的的按按钮钮 Generate Generate Functional Functional Simulation Simulation NetlistNetlist，产产生生功功能能仿仿真真网网表表，然然后后点点击击开开始始仿仿真真的的 START START 按按钮钮开开始始进进行行仿仿真真，直直到到仿仿真真进进度度条条为为 100%100%完完成成仿仿真真。点点击击仿仿真真报报告告窗窗口口按按钮钮 ReportReport，观察仿真波形。确定其符合实验内容。实验仿真波形如下所示：，观察仿真波形。确定其符合

17、实验内容。实验仿真波形如下所示：（一）半加器的设计（一）半加器的设计五、实验步骤6 6、从设计文件到目标器件的加载、从设计文件到目标器件的加载 完完成成对对器器件件的的加加载载有有两两种种形形式式，一一种种是是对对目目标标器器件件进进行行加加载载文文件件，一一种种是是对对目目标标器器件件的的配配置置芯芯片进行加载。这里我们介绍对目标器件片进行加载。这里我们介绍对目标器件 EP2C35F672C8 EP2C35F672C8进行加载的方法。进行加载的方法。1 1）使用下载电缆将）使用下载电缆将 PC PC 机与实验系统连接起来。机与实验系统连接起来。2 2）选选择择 QUARTUSII QUART

18、USII 软软件件的的 ToolsProgrammer ToolsProgrammer 命命令令，进进行行编编程程器器窗窗口口。如如果果没没有有设设置置编编程程硬硬件件，则则编编程程硬硬件件类类型型为为 No No HardwareHardware，需需要要对对编编程程硬硬件件进进行行设设置置。点点击击 Hardware Hardware SetupSetup编编程程硬件设置按钮，进行如下图硬件设置按钮，进行如下图 所示的编程硬件设置对话框。所示的编程硬件设置对话框。3 3）点点击击 Add Add Hardware Hardware 按按钮钮，出出现现 Add Add Hardware Ha

19、rdware 对对话话框框，在在 Add Add Hardware Hardware 对对话话框框中中，从从 Hardware Hardware type type 列列表表中中选选择择所所需需要要硬硬件件类类型型，如如果果是是 USB USB 接接口口的的请请参参照照用用户户使使用用手手册册中中的的 USB USB 电电缆缆的的安安装装与与使使用用，如如果果使使用用的的是是并并口口下下载载线线则则选选取取如如下下图图 所所示示的的硬硬件件类类型型，点点击击 OKOK按按钮钮，完完成成对对硬硬件件类类型型的的设设置置。回回到到编编程程器器硬硬件件设设置置窗窗口口，点点击击 Close Clos

20、e 按按钮钮退退出出设设置置。则则在在编编程程器器对对话话框框中中的编程硬件类型会出现刚才选取的编程器硬件。的编程硬件类型会出现刚才选取的编程器硬件。4 4）此此次次实实验验室室所所用用的的安安装装驱驱动动的的方方式式为为：右右键键“我我的的电电脑脑”-”-设设备备管管理理器器-双双击击有有黄黄色色问问号号通通用用USB-USB-驱驱动动程程序序-更更新新驱驱动动程程序序-从从列列表表或或安安装装-下下一一步步-下下一一步步-从从磁磁盘盘安安装装-浏浏览览-在我的电脑在我的电脑D D盘中选择找到盘中选择找到USB blusterUSB bluster即可安装好驱动。即可安装好驱动。5 5）如如

21、果果软软件件已已运运行行一一个个工工程程，则则在在打打开开编编程程器器的的时时候候，编编程程器器窗窗口口会会自自动动出出现现这这个个工工程程文文件件要要加加载载到到目目标标器器件件的的文文件件，如如果果要要加加载载其其它它文文件件可可以以从从其其它它地地方方进进行行添添加加更更改改。选选好好加加载载文文件件后后，再再点点选选 Progam/ConfigureProgam/Configure，编编程程模模式式选选取取 JTAG JTAG 模模式式，点点击击 STRATSTRAT进进行行文文件件加加载载，直直到到加加载载进进度度变为变为 100%100%，文件成功加载完成。，文件成功加载完成。（一

22、）半加器的设计（一）半加器的设计五、实验步骤1 1、建立工程文件（步骤同、建立工程文件（步骤同“半加器的设计半加器的设计”）2 2、建立文本设计文件、建立文本设计文件 全全加加器器的的设设计计采采用用“元元件件例例化化语语句句”，故故需需建建立立两两个个VHDLVHDL文文本本编编辑辑对对话话框框（一一个个顶顶层层文文件件，一一个个底底层层文文件件）。在在相相应应的的编编辑辑框框中中输输入入相相应应的的VHDLVHDL语语句句，再再分分别别以以各各自自的的实实体体名名进进行行保保存存。注注意意的的是是顶顶层层文文件件名名应应必必须须与与工工程程名名一一致致。此此次次实实验验底底层层文文件件为为

23、半半加加器器VHDLVHDL语语句句，顶层文件为全加器顶层文件为全加器VHDLVHDL语句，其语句分别如下两图所示：语句，其语句分别如下两图所示：接下来的步骤与接下来的步骤与“半加器的设计半加器的设计”步骤一样。步骤一样。（二）全加器的设计（二）全加器的设计五、实验步骤3 3、管脚分配、管脚分配主要步骤同主要步骤同“半加器的设计半加器的设计”。本本次次实实验验全全加加器器的的本本次次实实验验的的分分配配关关系系是是：（输输入入端端 a a、b b、CiCi分分别别对对应应的的 FPGA FPGA 管管脚脚名名为为 H8H8、J8J8、J9J9，输输出出端端 s s、cici分分别别对对应应的的

24、 FPGA FPGA 管脚名为管脚名为 G13 G13、G15G15），如下图所示：），如下图所示：（二）全加器的设计（二）全加器的设计五、实验步骤4 4、对设计文件进行仿真、对设计文件进行仿真(步骤同步骤同“半加器的设计半加器的设计”)”)全全加加器器中中CiCi的的周周期期是是b b的的两两倍倍，b b的的周周期期是是a a的的两两倍倍。实实验验仿仿真真波波形形如如下下所示：所示：5 5、从设计文件到目标器件的加载（步骤同、从设计文件到目标器件的加载（步骤同“半加器的设计半加器的设计”）（二）全加器的设计（二）全加器的设计五、实验步骤 实实验验要要求求创创建建文文件件时时底底层层文文件件用

25、用文文本本输输入入，顶顶层层文文件件用用图图形形输输入入，即即需需要要将将底底层层的的已已经经设设计计好好的的文文本本文文件件生生成成一一个个模模块块符符号号文文件件作作为为自自己己的的功功能能模模块块符符号号在在顶顶层层调调用用，该该符符号号就就像像图图形形设设计计文文件件中中的的任任何其它宏功能符号一样可被高层设计重复调用。何其它宏功能符号一样可被高层设计重复调用。其其方方法法为为：在在建建立立的的文文本本文文件件(VHDL(VHDL半半加加器器代代码码)中中，选选择择Create/Update-Create Create/Update-Create Symbol Symbol for f

26、or Current Current FileFile，点点击击确确定定，即即可可创创建建一一个个代代表表刚刚才才打打开开的的设设计计文文件件功功能能的的符符号号（.bsf.bsf）。模模块块文文件件创创建建完完成成后后，再再新新建建一一个个图图形形编编辑辑文文件件，打打开开图图形形编编辑辑器器对对话话框框。在在图图形形编编辑辑器器窗窗吕吕的的工工件件区区双双击击鼠鼠标标左左键键，或或点点击击图图中中的的符符号号工工具具按按钮钮，或或选选择择菜菜单单Edit-Insert Edit-Insert Symbol.Symbol.。在在SymboSymbo对对话话框框中中的的ProjectProje

27、ct项项下下会会出出现现前前面面创创建建的的半半加加器器模模块块符符号号文文件件，我我们们就就可可以以对对其其进进行行调调用用。本本次次实实验验要要用用到到两两个个半半加加器器模模块块和和一一个个或或门门模模块块，再再对对其其连连接接起起来来，并定义端口。结果如下图所示：并定义端口。结果如下图所示：其它步骤均与其它步骤均与“全加器的设计全加器的设计”步骤相同。此处不再一一赘述。步骤相同。此处不再一一赘述。（三）补充（三）补充“全加器的设计全加器的设计”。从设计文件到模块符号的创。从设计文件到模块符号的创建。建。六、实验现象及结果（一）半加器（一）半加器本本次次实实验验我我分分别别用用实实验验箱

28、箱上上的的开开关关K1K1、K2K2作作为为半半加加器器两两输输入入A A、B B；分分别别用用LEDLED彩彩灯灯LED1LED1、LED2LED2作作为为半半加加器器的的两两个个输输出出端端S S、C C。实实验验时时将将实实验验箱箱的的拨拨动动开开关关拨拨向向下下时时为为低低电电平平“0”“0”。拨拨向向上上时时为为高高电电平平“1”“1”，LEDLED高高电电平平时时灯灯亮亮，低低电电平平时时灯灯灭灭。以以下下第第一一幅幅图图即即为为输输入入为为“00”“00”时时输输出出为为“00”“00”；第第二二幅幅图图则则是是当当输输入入为为“01”“01”时时输输出出为为“10”“10”；第

29、第三三幅幅图图是是输输入入为为“10”“10”时时输输出出为为“10”“10”；第第四四幅幅图图是是输输入入为为“11”“11”，输输出出为为“01”“01”。其结果均符合半加器的真值表。其结果均符合半加器的真值表。二）全加器二）全加器本本次次实实验验我我分分别别用用实实验验箱箱上上的的开开关关K1K1、K2K2、K3K3作作为为全全加加器器的的三三输输入入A A、B B、Ci-1Ci-1；分分别别用用LEDLED彩彩灯灯LED1LED1、LED2LED2作作为为半半加加器器的的两两个个输输出出端端SiSi、CiCi。实实验验时时将将实实验验箱箱的的拨拨动动开开关关拨拨向向下下时时为为低低电电

30、平平“0”“0”。拨拨向向上上时时为为高高电电平平“1”“1”，LEDLED高高电电平平时时灯灯亮亮，低低电电平平时时灯灯灭灭。以以下下第第一一幅幅图图即即为为输输入入为为“111”“111”时时输输出出为为“11”“11”；第第二二幅幅图图则则是是当当输输入入为为“110”“110”时时输输出出为为“01”“01”；第第三三幅幅图图是是输输入入为为“101”“101”时时输输出出为为“01”“01”。其其结结果果均均符符合合半加器的真值表。半加器的真值表。七、心得体会此此课件下件下载可自行可自行编辑修改，修改，仅供参考！供参考！感感谢您的支持，我您的支持，我们努力做得更好！努力做得更好！谢谢!