第6章 时序逻辑电路的分析和设计精选文档.ppt

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1、第6章 时序逻辑电路的分析和设计本讲稿第一页，共六十三页时序电路的特点：时序电路的特点：（1 1）含有具有记忆元件（最常用的是触发器）。）含有具有记忆元件（最常用的是触发器）。（2 2）具有反馈通道。具有反馈通道。本讲稿第二页，共六十三页w其中其中 X X为外部输入，为外部输入，Z Z为外部输出；为外部输出；Q Q为内部输入，为内部输入，D D为内部输出。它们之间的逻辑关系一般表示为：为内部输出。它们之间的逻辑关系一般表示为：Z Z=F1F1（X X，Q Qn n）(6-1)(6-1)D D=F2F2（X X，Q Qn n ）(6-2)(6-2)Q Qn n1 1 F3F3（D D，Q Qn

2、n)(6-3)(6-3)w6-16-1式式称称为为输输出出方方程程，6-26-2式式称称为为驱驱动动方方程程或或激激励励方方程程。6-36-3式称为时序逻辑电路的状态方程。式称为时序逻辑电路的状态方程。本讲稿第三页，共六十三页w时时序序电电路的路的组组合合逻辑逻辑部分用来部分用来产产生生电电路的路的输输出和激励，存出和激励，存储储器件部分用来器件部分用来记忆电记忆电路路过过去的去的输输入情况。入情况。本讲稿第四页，共六十三页二、时序逻辑电路的分类时序电路按其工作方式又可分为同步时序电路和异步时序电路两大类，其结构如图图(a)(a)和(b)(b)(b)(b)所示。(a)(a)同步时序电路的结构框

3、图同步时序电路的结构框图 (b)(b)异步时序电路的结构框图异步时序电路的结构框图本讲稿第五页，共六十三页w由于时序电路与组合逻辑电路在结构和性由于时序电路与组合逻辑电路在结构和性能上不同，因此在研究方法上两者也有所能上不同，因此在研究方法上两者也有所区别，区别，组合逻辑电路的分析和设计组合逻辑电路的分析和设计所用到所用到的工具主要是的工具主要是真值表真值表，而，而时序电路的分析和时序电路的分析和设计设计所用到的工具主要是所用到的工具主要是状态表状态表和和状态图状态图。本讲稿第六页，共六十三页三、时序逻辑电路功能的描述方法三、时序逻辑电路功能的描述方法w逻辑方程式w状态表w状态图w时序图本讲稿

4、第七页，共六十三页1.逻辑方程式逻辑方程式有了时序电路的输出方程、驱动方程和状有了时序电路的输出方程、驱动方程和状态方程，时序电路的功能就被唯一确定了，所态方程，时序电路的功能就被唯一确定了，所以逻辑方程可以描述时序电路的逻辑功能。以逻辑方程可以描述时序电路的逻辑功能。2.状态表状态表输入次态/输出现态XQnQn+1/Z本讲稿第八页，共六十三页3.状态图状态图反映时序逻辑电路状态转换规律及相应反映时序逻辑电路状态转换规律及相应输入、输出取值关系的图形叫状态图输入、输出取值关系的图形叫状态图1Q0Q0/00/1X/Z00011/11/04.时序图时序图本讲稿第九页，共六十三页6.2 6.2 时序

5、逻辑电路的一般分析方法时序逻辑电路的一般分析方法w与与组组合合逻逻辑辑电电路路的的分分析析与与设设计计相相类类似似，时时序序逻逻辑辑电电路路的的分分析析就就是是对对一一个个已已知知的的时时序序逻逻辑辑电电路路，讨讨论论在在一一系系列列输输入入信信号号作作用用下下，电电路路的的输输出出状状态态变变化化，再再进进一一步步说说明明该该时时序逻辑电路的功能。序逻辑电路的功能。本讲稿第十页，共六十三页一、分析时序逻辑电路的一般步骤一、分析时序逻辑电路的一般步骤 1 1由逻辑图写出下列各逻辑方程式：由逻辑图写出下列各逻辑方程式：（1 1）各触发器的时钟方程。）各触发器的时钟方程。（2 2）时序电路的输出方

6、程。）时序电路的输出方程。（3 3）各触发器的驱动方程。）各触发器的驱动方程。本讲稿第十一页，共六十三页2 2将驱动方程代入相应触发器的特性方将驱动方程代入相应触发器的特性方程，求得时序逻辑电路的状态方程。程，求得时序逻辑电路的状态方程。3 3根据状态方程和输出方程，列出该时序根据状态方程和输出方程，列出该时序电路的状态表，画出状态图或时序图。电路的状态表，画出状态图或时序图。4根据电路的状态表或状态图说明给根据电路的状态表或状态图说明给定时序逻辑电路的逻辑功能。定时序逻辑电路的逻辑功能。本讲稿第十二页，共六十三页二、同步时序逻辑电路的分析举例二、同步时序逻辑电路的分析举例w 同同步步时时序序

7、逻逻辑辑电电路路分分析析的的关关键键是是要要确确定定电电路路随随时时间间推推移移，在在输输入入信信号号（或或时时钟钟信信号号）作作用用下下，电电路路的的状状态态和和输输出出的的变变化化规规律律，以以确确定定该该电电路路的的逻逻辑辑功功能能。而而这这种种变变化化规规律律通通常常表表现现在在状状态态表表、状状态态图图或或时时序序图图中中，因因此此，分分析析一一个个给给定定的的同同步步时时序序电电路路，其其本本质质是是要要求该电路的状态表、状态图或时序图。求该电路的状态表、状态图或时序图。本讲稿第十三页，共六十三页w w例例例例 6.2.1 6.2.1 6.2.1 6.2.1 试分析如图所示电路的逻

8、辑功能，并画出状态图和时序图。w解：该电路的时钟脉冲解：该电路的时钟脉冲CPCP加在每一个触发器的加在每一个触发器的时钟脉冲输入端上，因此它是一个同步时序电路。时钟脉冲输入端上，因此它是一个同步时序电路。时钟方程可以不写。时钟方程可以不写。本讲稿第十四页，共六十三页1 1写出输出方程和驱动方程的表达式写出输出方程和驱动方程的表达式由逻辑电路可知由逻辑电路可知本讲稿第十五页，共六十三页w2 2写写出出JKJK触触发发器器的的特特性性方方程程，然然后后将将各各驱驱动动方方程程代代入入JKJK触触发发器器的的特特性性方方程程，得得各各触触发发器器的的次次态态方方程：程：本讲稿第十六页，共六十三页w3

9、 3作状态表和状态图作状态表和状态图 例例6.2.16.2.1状态表状态表000001000101000100110011100010010101010001现 态次 态输 出本讲稿第十七页，共六十三页w由状态表可作出其状态图如图所示。本讲稿第十八页，共六十三页w4.4.画时序波形图画时序波形图w设电路的初始状态 ，则可得下图所示的时序图。本讲稿第十九页，共六十三页5 5电路逻辑功能描述电路逻辑功能描述由状态图可以看出，该电路在输入第由状态图可以看出，该电路在输入第六个计数脉冲六个计数脉冲CPCP后，返回原来的状态，同后，返回原来的状态，同时输出端时输出端Z Z输出一个进位脉冲，因此该电输出一

10、个进位脉冲，因此该电路为同步六进制计数器。路为同步六进制计数器。本讲稿第二十页，共六十三页w6 6检查电路能否自启动检查电路能否自启动w该该电电路路应应有有2 23 3=8=8个个工工作作状状态态，由由状状态态图图可可知知，它它只只有有6 6个个有有效效状状态态被被利利用用，还还有有110110与与111111这这两两个个没没有有被被利利用用的的无无 效效 状状 态态。将将 110110代代 入入 状状 态态 方方 程程 中中，可可 得得 ，再再将将111111代代入入状状态态方方程程中中，可可得得 ，而而010010为为有有效效状状态态，即即电电路路由由于于某某原原因因进进入入无无效效工工作

11、作状状态态时时，只只要要继继续续输输入入计计数数脉脉冲冲CPCP，电电路路能能自自动动返返回回到到有有效工作状态，因此该电路能自启动。效工作状态，因此该电路能自启动。本讲稿第二十一页，共六十三页例例6.2.2：试分析如图所示的时序逻辑电路。试分析如图所示的时序逻辑电路。解：该电路为同步时序逻辑电路，时钟方程可以不写。解：该电路为同步时序逻辑电路，时钟方程可以不写。（1）写出输出方程：）写出输出方程：（2 2）写出驱动方程：）写出驱动方程：本讲稿第二十二页，共六十三页（3）写出）写出JK触发器的特性方程，然后将各驱动方程触发器的特性方程，然后将各驱动方程代入代入JK触发器的特性方程，得各触发器的

12、次态方程：触发器的特性方程，得各触发器的次态方程：本讲稿第二十三页，共六十三页输出方程简化为：输出方程简化为：由此作出状态表及状态图。由此作出状态表及状态图。（4）作状态转换表及状态图）作状态转换表及状态图 当当X=0时：触发器的次态方程简化为：时：触发器的次态方程简化为：本讲稿第二十四页，共六十三页当当X=1时：触发器的次态方程简化为：时：触发器的次态方程简化为：输出方程简化为：输出方程简化为：由此作出状态表及状态图。由此作出状态表及状态图。本讲稿第二十五页，共六十三页将将X=0与与X=1的状态图合并，起来得完整的状的状态图合并，起来得完整的状态图。态图。本讲稿第二十六页，共六十三页根据状态

13、表或状态图，根据状态表或状态图，可画出在可画出在CP脉冲作用下电路的时序图。脉冲作用下电路的时序图。（5 5）画时序波形图。）画时序波形图。本讲稿第二十七页，共六十三页（6 6）逻辑功能分析：）逻辑功能分析：当当X=1=1时，按照减时，按照减1 1规律从规律从1001001010010010循环变化，循环变化，并每当转换为并每当转换为0000状态（最小数）时，输出状态（最小数）时，输出Z=1=1。该电路一共有该电路一共有3 3个状态个状态0000、0101、1010。当当X=0=0时，按照加时，按照加1 1规律规律从从0001100000011000循环变化，循环变化，并每当转换为并每当转换为

14、1010状态（最大数）时，状态（最大数）时，输出输出Z=1=1。所以该电路是一个可控的所以该电路是一个可控的3 3进制计数器。进制计数器。本讲稿第二十八页，共六十三页三、异步时序逻辑电路的分析举例三、异步时序逻辑电路的分析举例l异步时序逻辑电路的分析异步时序逻辑电路的分析和同步时序逻辑电和同步时序逻辑电路的分析方法相似，但要路的分析方法相似，但要注意注意电路中各触电路中各触发器输入端（包括时钟控制端）脉冲到发器输入端（包括时钟控制端）脉冲到达的条件。达的条件。本讲稿第二十九页，共六十三页CP1 1=Q0 0 （当（当FF0 0的的Q0 0由由0101时，时，Q1 1才可能改变状态。）才可能改变

15、状态。）例例6.2.3：试分析下图所示的时序逻辑电路试分析下图所示的时序逻辑电路该电路为异步时序逻辑电路。具体分析如下：该电路为异步时序逻辑电路。具体分析如下：（1 1）写出各逻辑方程式。）写出各逻辑方程式。时钟方程：时钟方程：CP0 0=CP （时钟脉冲源的上升沿触发。）（时钟脉冲源的上升沿触发。）本讲稿第三十页，共六十三页输出方程：输出方程：各触发器的驱动方程：各触发器的驱动方程：（2）将各驱动方程代入）将各驱动方程代入D触发器的特性方程，得各触发触发器的特性方程，得各触发器的次态方程：器的次态方程：（CP由由01时此式有效）时此式有效）（Q0由由01时此式有效）时此式有效）本讲稿第三十一

16、页，共六十三页（3）作状态转换表。）作状态转换表。本讲稿第三十二页，共六十三页（4）作状态转换图、时序图。）作状态转换图、时序图。（5 5）逻辑功能分析）逻辑功能分析 由由状状态态图图可可知知：该该电电路路一一共共有有4个个状状态态00、01、10、11，在在时时钟钟脉脉冲冲作作用用下下，按按照照减减1规规律律循循环环变变化化，所所以以是一个是一个4进制减法计数器，进制减法计数器，Z是借位信号。是借位信号。Q/1/0/010111000Q/001Z1QCPQ0本讲稿第三十三页，共六十三页CP1 1=Q0 0 （当（当FF0 0的的Q0 0由由1010时，时，Q1 1才可能改变状态。）才可能改变

17、状态。）例例6.2.4：试分析下图所示的时序逻辑电路试分析下图所示的时序逻辑电路该电路为异步时序逻辑电路。具体分析如下：该电路为异步时序逻辑电路。具体分析如下：（1 1）写出各逻辑方程式。）写出各逻辑方程式。时钟方程：时钟方程：CP0 0=CP （时钟脉冲源的下升沿触发。）（时钟脉冲源的下升沿触发。）本讲稿第三十四页，共六十三页输出方程：输出方程：各触发器的驱动方程：各触发器的驱动方程：（2）将各驱动方程代入）将各驱动方程代入D触发器的特性方程，得各触触发器的特性方程，得各触发器的次态方程：发器的次态方程：（CP由由10时此式有效）时此式有效）（Q0由由10时此式有效）时此式有效）本讲稿第三十

18、五页，共六十三页（3）作状态转换表。）作状态转换表。本讲稿第三十六页，共六十三页（4）作状态转换图、时序图。）作状态转换图、时序图。（5 5）逻辑功能分析）逻辑功能分析 由由状状态态图图可可知知：该该电电路路一一共共有有4个个状状态态00、01、10、11，在在时时钟钟脉脉冲冲作作用用下下，按按照照加加1规规律律循循环环变变化化，所所以以是是一个一个4进制加法计数器，进制加法计数器，Z是进位信号。是进位信号。Q/0/1/010101000Q/011Z1QCPQ0本讲稿第三十七页，共六十三页6.3 6.3 同步时序逻辑电路的设计方法同步时序逻辑电路的设计方法w同同步步时时序序逻逻辑辑电电路路设设

19、计计的的关关键键是是根根据据给给定定的的要要求求确确定定状状态态转转换换规规律律、求求出出各各存存储储电电路路的的次次态方程，设计出最佳的逻辑电路。态方程，设计出最佳的逻辑电路。本讲稿第三十八页，共六十三页一、同步时序逻辑电路的设计方法一、同步时序逻辑电路的设计方法1 1同步时序逻辑电路的设计步骤同步时序逻辑电路的设计步骤（3 3）状状态态分分配配，又又称称状状态态编编码码。即即把把一一组组适适当当的的二二进制代码分配给简化状态图（表）中各个状态。进制代码分配给简化状态图（表）中各个状态。（1 1）根根据据设设计计要要求求，设设定定状状态态，导导出出对对应应状状态态图图或状态表。或状态表。（2

20、 2）状状态态化化简简。消消去去多多余余的的状状态态，得得简简化化状状态态图（表）。图（表）。本讲稿第三十九页，共六十三页（4 4）选择触发器的类型。）选择触发器的类型。（5 5）根根据据编编码码状状态态表表，画画出出次次态态卡卡诺诺图图以以及及各各触触发发器器的的次次态态卡卡诺诺图图，导导出出待待设设计计电电路路的的输输出出方方程程和驱动方程。和驱动方程。（6 6）根据输出方程和驱动方程画出逻辑图。）根据输出方程和驱动方程画出逻辑图。（7 7）检查电路能否自启动。检查电路能否自启动。本讲稿第四十页，共六十三页状态化简：状态化简：状态化简是建立在状态等价的基础上的。状态化简是建立在状态等价的基

21、础上的。所谓等价：指在原始状态图中，如果有两个或所谓等价：指在原始状态图中，如果有两个或两个以上的状态，在输入相同的条件下，不仅两个以上的状态，在输入相同的条件下，不仅有相同的输出，而且向同一个次态转换。有相同的输出，而且向同一个次态转换。凡是等价状态都可以合并。凡是等价状态都可以合并。本讲稿第四十一页，共六十三页如下图中如下图中S2和和S3，当，当X0时，输出时，输出Z都是都是0，且都，且都向向S0转换；当转换；当X1时，输出时，输出Z都是都是1，次态也都是，次态也都是S3，所以，所以S2和和S3是等价状态，可以合并为是等价状态，可以合并为S2，取消，取消S3。本讲稿第四十二页，共六十三页2

22、 2同步计数器的设计举例同步计数器的设计举例例例6.3.16.3.1 设计一个同步设计一个同步5 5进制加法计数器进制加法计数器（2 2）状态分配，列状态转换编码表。）状态分配，列状态转换编码表。(1(1）根据设计要求，设定状态，）根据设计要求，设定状态，画出状态转换图。该状态图不须化简。画出状态转换图。该状态图不须化简。本讲稿第四十三页，共六十三页（3 3）选择触发器。选用）选择触发器。选用JK触发器。触发器。（4 4）求各触发器的驱动方程和进位输出方程。）求各触发器的驱动方程和进位输出方程。画出电路的次态卡诺图。画出电路的次态卡诺图。本讲稿第四十四页，共六十三页根据次态卡诺图根据次态卡诺图

23、可得各触发器的次态卡诺图和次态方程：可得各触发器的次态卡诺图和次态方程：Qn1Q0n2Qn10Q2000 00001111010n1Q2Q2Q1Q0nnnn+1本讲稿第四十五页，共六十三页nQ112nQ Qn000010110101001n+1Q1Q1Q1Q0Q1Q0nnnn+1nnQ12nQ Qn00Q001011010111000n+1Q0Q2Q0nnn+1本讲稿第四十六页，共六十三页再画出输出卡诺图再画出输出卡诺图 可得电路的输出方程：可得电路的输出方程：（5）将各触发器次态方程归纳如下：将各触发器次态方程归纳如下：Q1Q1Q0Q1Q0nnnn+1nQ0Q2Q0nnn+1Q2Q2Q1Q0

24、nnnn+1对照对照JK触发器的特性方程触发器的特性方程可得各触发器的驱动方程：可得各触发器的驱动方程：本讲稿第四十七页，共六十三页（6 6）画逻辑图。）画逻辑图。本讲稿第四十八页，共六十三页利用逻辑分析的方法画出电路完整的状态图。利用逻辑分析的方法画出电路完整的状态图。（7）检查能否自启动）检查能否自启动可见，如果电路进入无效状态可见，如果电路进入无效状态101、110、111时，在时，在CP脉冲作用下，分别脉冲作用下，分别进入有效状态进入有效状态010、010、000。所以电路能够自启动。所以电路能够自启动。本讲稿第四十九页，共六十三页3一般时序逻辑电路的设计举例一般时序逻辑电路的设计举例

25、典典型型的的时时序序逻逻辑辑电电路路具具有有外外部部输输入入变量变量X，所以设计过程要复杂一些。，所以设计过程要复杂一些。本讲稿第五十页，共六十三页S0 0初始状态或没有收到初始状态或没有收到1 1时的状态；时的状态；例例6.3.26.3.2 设设计计一一个个串串行行数数据据检检测测器器。该该检检测测器器有有一一个个输输入入端端X，它它的的功功能能是是对对输输入入信信号号进进行行检检测测。当当连连续续输输入入三三个个1 1（以以及及三三个个以以上上1 1）时时，该该电电路路输输出出Y=1=1，否则输出，否则输出Y=0=0。解：解：（1 1）根据设计要求，设定状态）根据设计要求，设定状态:：S2

26、 2连续收到两个连续收到两个1 1后的状态；后的状态；S1 1收到一个收到一个1 1后的状态；后的状态；S3 3连连续续收收到到三三个个1 1（以以及及三三个个以以上上1 1）后后的的状状态。态。本讲稿第五十一页，共六十三页 （3 3）状态化简。）状态化简。观察上图观察上图可知，可知，S2和和S3是等是等价状态，所以将价状态，所以将S2和和S3合并，合并，并用并用S2表示，得简化状态图表示，得简化状态图:（2 2）根据题意可画出）根据题意可画出原始状态图：原始状态图：本讲稿第五十二页，共六十三页 （4 4）状态分配。）状态分配。该该电电路路有有3个个状状态态，可可以以用用2位位二二进进制制代代

27、码码组组合合（00、01、10、11）中的）中的 三个代码表示。本例取三个代码表示。本例取S0=00、S1=01、S2=11。（5 5）选择触发器。）选择触发器。本例选用本例选用2 2个个D触发器。触发器。本讲稿第五十三页，共六十三页（6 6）求出状态方程、驱动方程和输出方程）求出状态方程、驱动方程和输出方程。列出列出D触发器的驱动表、触发器的驱动表、画出电路的次态和输出卡诺图。画出电路的次态和输出卡诺图。由输出卡诺图可得电路的输出方程：由输出卡诺图可得电路的输出方程：本讲稿第五十四页，共六十三页根据次态卡诺图和根据次态卡诺图和D触发器的驱动表可得各触发器的驱动卡诺图：触发器的驱动表可得各触发

28、器的驱动卡诺图：由各由各驱动卡诺图可得电路的驱动方程：驱动卡诺图可得电路的驱动方程：本讲稿第五十五页，共六十三页（7 7）画逻辑图。）画逻辑图。根据驱动方程和输出方程，画出逻辑图根据驱动方程和输出方程，画出逻辑图。（8）检查能否自启动。）检查能否自启动。本讲稿第五十六页，共六十三页二、异步时序逻辑电路的设计方法二、异步时序逻辑电路的设计方法 异步时序电路的设计异步时序电路的设计比同步电路多一步，即比同步电路多一步，即求各触发器的时钟方程求各触发器的时钟方程。（1 1）根据设计要求，设定）根据设计要求，设定7 7个状态个状态S0 0S6 6。进行状态编码后，列出状态转换表。进行状态编码后，列出状

29、态转换表。例例6.5.36.5.3 设计一个异步设计一个异步7 7进制加法计数器进制加法计数器.本讲稿第五十七页，共六十三页（2 2）选择触发器。本例选用下降沿触发的）选择触发器。本例选用下降沿触发的JK触发器。触发器。（3 3）求各触发器的时钟方程，即为各）求各触发器的时钟方程，即为各触发器选择时钟信号。触发器选择时钟信号。为触发器选择时钟信号的原则是：为触发器选择时钟信号的原则是：触发器状态需要翻转时，必须要有时钟信号的翻转沿送到。触发器状态需要翻转时，必须要有时钟信号的翻转沿送到。触发器状态不需翻转时，触发器状态不需翻转时，“多余的多余的”时钟信号越少越好。时钟信号越少越好。结合结合7进

30、制计数器的时序图，并根据上述原则，选：进制计数器的时序图，并根据上述原则，选：本讲稿第五十八页，共六十三页（4）求各触发器的驱动方程和进位输出方程。求各触发器的驱动方程和进位输出方程。画出电路的次态卡诺图和画出电路的次态卡诺图和JK触发器的驱动表：触发器的驱动表：根据次态卡诺图和根据次态卡诺图和JK触发器的驱动表可得三个触发器各自的驱动卡诺图：触发器的驱动表可得三个触发器各自的驱动卡诺图：本讲稿第五十九页，共六十三页再画出输出卡诺图，再画出输出卡诺图，得电路的输出方程：得电路的输出方程：本讲稿第六十页，共六十三页（5 5）画逻辑图。）画逻辑图。将各驱动方程与输出方程归纳如下：将各驱动方程与输出

31、方程归纳如下：本讲稿第六十一页，共六十三页用逻辑分析的方法画出电路完整的状态图用逻辑分析的方法画出电路完整的状态图：（6）检查能否自启动。）检查能否自启动。可可见见，如如果果电电路路进进入入无无效效状状态态111时时，在在CP脉脉冲冲作作用用下下可可进进入有效状态入有效状态000。所以电路能够自启动。所以电路能够自启动。本讲稿第六十二页，共六十三页本章小结本章小结1 1时时序序逻逻辑辑电电路路的的特特点点；任任一一时时刻刻输输出出状状态态不不仅仅取取决决于于当当时时的的输输入入信信号号，还还与与电电路路的的原原状状态态有有关关。因因此此时时序序电电路中必须含有存储器件。路中必须含有存储器件。4

32、 4时时序序逻逻辑辑电电路路的的设设计计步步骤骤一一般般为为：设设计计要要求求最最简简状状态态表表编编码码表表次次态态卡卡诺诺图图各各触触发发器器次次态态方方程程、输输出出方方程程逻逻辑图。辑图。2 2描描述述时时序序逻逻辑辑电电路路逻逻辑辑功功能能的的方方法法有有状状态态转转换换真真值值表表、状态转换图和时序图等。状态转换图和时序图等。3 3时时序序逻逻辑辑电电路路的的分分析析步步骤骤一一般般为为：逻逻辑辑图图时时钟钟方方程程（异异步步）、驱驱动动方方程程、输输出出方方程程状状态态方方程程状状态态转换真值表转换真值表状态转换图和时序图状态转换图和时序图逻辑功能。逻辑功能。本讲稿第六十三页，共六十三页