微机原理 第四章 存储器幻灯片.ppt

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1、微机原理 第四章 存储器第1页，共51页，编辑于2022年，星期六4-24.1 4.1 现代高档微机系统的存储器现代高档微机系统的存储器体系结构体系结构4.1.1 4.1.1 分级存储器结构分级存储器结构4.1.2 4.1.2 虚拟存储器结构虚拟存储器结构第2页，共51页，编辑于2022年，星期六4-34.1 4.1 现代高档微机系统的存储器体系结构现代高档微机系统的存储器体系结构4.1.1 4.1.1 分级存储器结构分级存储器结构分级存储器结构示意图分级存储器结构示意图CPUCPU内内部部寄寄存存器器高速缓冲存高速缓冲存储器储器(Cache)Cache)内内存存储储器器外外存存储储器器容量增

2、容量增速度、位价格减速度、位价格减高速缓存高速缓存的引入，把的引入，把慢速的内存当高速内慢速的内存当高速内存来使用。存来使用。4.1.2 4.1.2 虚拟存储器结构虚拟存储器结构 虚拟存储器技术虚拟存储器技术是在内存与外是在内存与外存之间引入相应的硬件和软件，存之间引入相应的硬件和软件，把大容量的外存当大容量的内存把大容量的外存当大容量的内存来使用。来使用。第3页，共51页，编辑于2022年，星期六4-44.2 4.2 半导体存储器的分类与选用原则半导体存储器的分类与选用原则n半半导导体存体存储储器的分器的分类类n存存储储器芯片的器芯片的选选用原用原则则第4页，共51页，编辑于2022年，星期

3、六4-54.2.1 4.2.1 半导体存储器的分类半导体存储器的分类4.2 4.2 半导体存储器的分类与选用原则半导体存储器的分类与选用原则 ROM的类型的类型 RAM的类型的类型掩模掩模ROMPROM EPROM E2PROMFlash ROMSRAM DRAMIRAMNVRAM半导体存储器半导体存储器从从功能和应用功能和应用角度主要有两角度主要有两大类大类:第5页，共51页，编辑于2022年，星期六4-6Flash ROM的特点的特点:4.2.1 4.2.1 半导体存储器的分类半导体存储器的分类兼具有兼具有EEPROM、SRAM和和DRAM的优点：的优点：速度高、密度大；非易失；速度高、密

4、度大；非易失；内含命令、状态寄存器，可在线编程；内含命令、状态寄存器，可在线编程；可整片可整片/按扇区按扇区/按页面按页面/按字节擦写；按字节擦写；有数据保护、保密能力。有数据保护、保密能力。Flash ROM应用：应用：主板、显卡主板、显卡BIOSBIOS 移动存储器移动存储器 MP3MP3播放器播放器 数码相机、摄像机存储卡数码相机、摄像机存储卡 嵌入式、便携式系统电子盘嵌入式、便携式系统电子盘第6页，共51页，编辑于2022年，星期六4-74.2.2 4.2.2 存储器芯片的选用原则存储器芯片的选用原则4.2 4.2 半导体存储器的分类与选用原则半导体存储器的分类与选用原则1.1.ROM

5、与与RAM的选用的选用2.2.ROM类型的选用类型的选用3.3.RAM类型的选用类型的选用4.4.芯片型号的选用芯片型号的选用掩模掩模ROMPROMEPROM E2PROMFlash ROMSRAMDRAM 内存条内存条4 4个层面个层面第7页，共51页，编辑于2022年，星期六4-84.3 4.3 存储器芯片和存储条的接口特性存储器芯片和存储条的接口特性设计设计/扩展存储器系统的基础扩展存储器系统的基础4.3.1 4.3.1 各类存储芯片的接口共性各类存储芯片的接口共性4.3.2 4.3.2 DRAMDRAM的接口特殊性的接口特殊性4.3.3 4.3.3 DRAMDRAM存储条及其接口特性存

6、储条及其接口特性 了解存储芯片的接口特性了解存储芯片的接口特性,实质上就是要了解它有哪实质上就是要了解它有哪些与些与CPUCPU总线相关的信号线，以及这些信号线相互间的定时总线相关的信号线，以及这些信号线相互间的定时关系；在此基础上关系；在此基础上,进而弄清楚这些信号线与进而弄清楚这些信号线与CPUCPU的三大总线的三大总线应如何连接。应如何连接。第8页，共51页，编辑于2022年，星期六4-94.3.1 4.3.1 各类存储芯片的接口共性各类存储芯片的接口共性1.1.各类存储器芯片的通用引脚各类存储器芯片的通用引脚 从与从与CPUCPU接口的特性看，各类存储器芯片除电源线和地线外，一接口的特

7、性看，各类存储器芯片除电源线和地线外，一般都有以下四类外部引脚信号线：般都有以下四类外部引脚信号线：4.3 4.3 存储器芯片和存储条的接口特性存储器芯片和存储条的接口特性 用于选择存储用于选择存储器存储单元器存储单元 用于向存储器用于向存储器芯片写入或从存芯片写入或从存储器芯片读出数储器芯片读出数据据用于选择存储用于选择存储器芯片器芯片用于控制存储器芯用于控制存储器芯片中数据的读出或片中数据的读出或写入写入 存储器芯片的通用引脚存储器芯片的通用引脚A A0 0A A1 1A An nD D0 0D D1 1D Dm m地址线地址线 OE OE WEWE数数据据线线读允许读允许片选片选写允许写

8、允许 CSCS第9页，共51页，编辑于2022年，星期六4-102.2.与与CPUCPU的连接特性的连接特性不不匹匹配配4.3.1 4.3.1 各类存储芯片的接口共性各类存储芯片的接口共性4 4类接口类接口信号线信号线（电源线（电源线除外）除外）数据线数据线地址线地址线片选线片选线读/写控制线直连直连地址地址译码器译码器DB 低位低位 高位高位AB匹配 直连等待产生电路等待产生电路CB相应线CPU关键：高低位关键：高低位ABAB如何划分如何划分根据译码方式的不同，可有三种常用片选控制方法：1、线选法 2、全译码法 3、局部译码法第10页，共51页，编辑于2022年，星期六4-114.3.2 D

9、RAMDRAM的接口特殊性的接口特殊性 动态刷新动态刷新 地址线二路复用地址线二路复用2.DRAM2.DRAM接口的特殊性接口的特殊性 DRAM DRAM芯片集成度高，存储容量大，为节省外部引脚，芯片集成度高，存储容量大，为节省外部引脚，其地址输入一般采用两路复用锁存方式其地址输入一般采用两路复用锁存方式1.DRAM1.DRAM在原理和结构上与在原理和结构上与SRAMSRAM有很大不同：有很大不同：DRAMDRAM是靠电荷存储器件（或电容）存储信息，由于电容存是靠电荷存储器件（或电容）存储信息，由于电容存在漏电现象，不停电也会导致信息丢失。在漏电现象，不停电也会导致信息丢失。4.3 4.3 存

10、储器芯片与存储器芯片与CPUCPU的接口特性的接口特性第11页，共51页，编辑于2022年，星期六4-124.3.3.4.3.3.DRAMDRAM存储条及其接口特性存储条及其接口特性1.DRAM1.DRAM存储条存储条4.3 4.3 存储器芯片与存储器芯片与CPUCPU的接口特性的接口特性 微机系统中使用的内存都是将多片微机系统中使用的内存都是将多片DRAMDRAM芯片塑封在一个芯片塑封在一个长条型印刷电路板上的长条型印刷电路板上的DRAMDRAM内存条，以便于减小体积、扩充容内存条，以便于减小体积、扩充容量和更换模块。内存条有以下三种结构量和更换模块。内存条有以下三种结构:SIMMSIMM（

11、Single In-Line Memory ModuleSingle In-Line Memory Module）DIMMDIMM（Dual In-Line Memory ModuleDual In-Line Memory Module）RIMMRIMM（Rambus In-Line Memory ModuleRambus In-Line Memory Module）第12页，共51页，编辑于2022年，星期六4-132.DRAM2.DRAM存储条实物样例存储条实物样例3.3.各类内存条接口特性及安装规则各类内存条接口特性及安装规则4.3.3.4.3.3.DRAMDRAM存储条及其接口特性存储

12、条及其接口特性(a)168a)168线线256256MB SDRAMMB SDRAM内存条内存条(b)184b)184线线256256MB DDR SDRAMMB DDR SDRAM内存条内存条第13页，共51页，编辑于2022年，星期六4-144.4 4.4 内存储器系统的构成原理内存储器系统的构成原理用存储器芯片构成存储器系统用存储器芯片构成存储器系统存储器结构的确定存储器结构的确定 单体？多体？单体？多体？存储器芯片的选配存储器芯片的选配存储器接口的设计存储器接口的设计 关键关键三项任务：三项任务：第14页，共51页，编辑于2022年，星期六4-154.4.1 4.4.1 存储器结构的确

13、定存储器结构的确定 在微机系统中，为能支持多种数据宽度操作，在微机系统中，为能支持多种数据宽度操作，存储器一般都按字节编址，以字节为单位构成。所存储器一般都按字节编址，以字节为单位构成。所以：以：对对8 8位微机，用单体结构位微机，用单体结构 对对1616位微机，用双体结构位微机，用双体结构 对对3232位微机，用位微机，用4 4体结构体结构 第15页，共51页，编辑于2022年，星期六4-161.1.双体存储器结构示例（双体存储器结构示例（8028680286存储器）存储器）A0A23BHE80286D0D15地址地址锁存器锁存器4.4.1 4.4.1 存储器结构的确定存储器结构的确定A1A

14、23A0BHE地址总线地址总线D0D7D8D15数据总线数据总线偶数存储体偶数存储体奇奇数数存存储储体体FFFFFEFFFFFEFFFFFCFFFFFC 000002000002000000000000000003000003000001000001 FFFFFDFFFFFDFFFFFFFFFFFF第16页，共51页，编辑于2022年，星期六4-172.82.8体存储器结构示例（体存储器结构示例（PentiumPentium存储器）存储器）Pentium A3A31D0D63地址地址锁存器锁存器存储体0存储体1存储体2存储体7数据收数据收/发驱动器发驱动器A3A31D0D7D16D23D56D

15、63D8D15D0D63BE7BE2BE1BE04.4.1 4.4.1 存储器结构的确定存储器结构的确定第17页，共51页，编辑于2022年，星期六4-184.4.2 4.4.2 存储器芯片的选配存储器芯片的选配n位扩展位扩展n字扩展字扩展n字位扩展字位扩展 存储器芯片的选配包括芯片的选择和组配两存储器芯片的选配包括芯片的选择和组配两方面。其中，存储器芯片的组配又包括：方面。其中，存储器芯片的组配又包括：第18页，共51页，编辑于2022年，星期六4-194.4.2 4.4.2 存储器芯片的选配存储器芯片的选配 通过位扩展，满足（通过位扩展，满足（8 8位）字长要求。位）字长要求。地地址址总总

16、线线A0A91K1位位76543210DDDD7D6D5DDDD4D3D2D1D0DDA0A9CSWE数数据据总总线线 地址、片选、读地址、片选、读/写控制线并连写控制线并连 数据线分连数据线分连等效的等效的1K8位芯片位芯片 位位 扩扩 展展 字字 扩扩 展展 字位扩展字位扩展 例如例如，用，用1 1K1K1位芯片组成位芯片组成1 1KBKB存储器的位扩展存储器的位扩展设计如下：设计如下：第19页，共51页，编辑于2022年，星期六4-20 位位 扩扩 展展 字字 扩扩 展展 字位扩展字位扩展4.4.2 4.4.2 存储器芯片的选配存储器芯片的选配 通过字扩展，满足字数（地址单元数）要求。通

17、过字扩展，满足字数（地址单元数）要求。例如例如，用，用1 1K8K8位的芯片（或芯片组）构成的位的芯片（或芯片组）构成的4 4KBKB存储器的字扩展设计如下：存储器的字扩展设计如下：CS Y0 Y1 Y2 Y3译码器译码器 WE D07810A09A10A114K8位芯片位芯片D07 WE A09 CS 1K8位位(3#)D07 WE A09 CS 1K8位位(2#)D07 WE A09 CS 1K8位位(1#)D07 WE A09 CS 1K8位位(0#)字扩展方法：字扩展方法：地址线、数据线、读地址线、数据线、读/写等控制线并连写等控制线并连 片选线分连片选线分连第20页，共51页，编辑于

18、2022年，星期六4-21 位位 扩扩 展展 字字 扩扩 展展 字位扩展字位扩展4.4.2 4.4.2 存储器芯片的选配存储器芯片的选配 当存储芯片的字长和存储单元数均不能满当存储芯片的字长和存储单元数均不能满足存储器系统的要求时，就需要进行足存储器系统的要求时，就需要进行字位全扩字位全扩展。展。包括两方面设计：包括两方面设计：位扩展设计位扩展设计 字扩展设计字扩展设计第21页，共51页，编辑于2022年，星期六4-22 实际上就是要解决存储器同实际上就是要解决存储器同CPUCPU三大总线的正确连接三大总线的正确连接与时序匹配问题。而重点又是在地址分配的基础上实现地与时序匹配问题。而重点又是在

19、地址分配的基础上实现地址译码。址译码。1.1.存储器片选控制方法存储器片选控制方法2.2.存储器接口设计举例存储器接口设计举例4.4.3 4.4.3 存储器接口设计存储器接口设计第22页，共51页，编辑于2022年，星期六4-23 线选法线选法 局局 部部 译码法译码法 全全 局局 译码法译码法 低位地址线直接接片内地址，将余下的高位地低位地址线直接接片内地址，将余下的高位地址线分别作为芯片的片选信号。址线分别作为芯片的片选信号。1.1.存储器存储器片选控制片选控制方法方法A0A10 2KB(0)11A0A10A11A0A10 2KB(1)A0A10 2KB(3)A0A10 2KB(2)A12

20、A13A14CSCSCSCSA15 用于片选的地址线用于片选的地址线(A A1414A A1111)在每次寻址时只能在每次寻址时只能有一位有效，不允许同时有多位有效，因此，存储有一位有效，不允许同时有多位有效，因此，存储空间的利用率低。空间的利用率低。4.4.3 4.4.3 存储器接口设计存储器接口设计第23页，共51页，编辑于2022年，星期六4-24译译码码器器A0A10 2KB(0)11A0A10A0A10 2KB(1)A0A10 2KB(7)A11A15中任中任三根三根CSCSCS 部分高端地址线未参与译码，也存在地址重叠和部分高端地址线未参与译码，也存在地址重叠和地址不连续问题，一般

21、在线选法不够用，而又不需要地址不连续问题，一般在线选法不够用，而又不需要全部地址空间时使用，以简化译码电路。全部地址空间时使用，以简化译码电路。对余下高位地址总线中的一部分进行译码，译码输对余下高位地址总线中的一部分进行译码，译码输出作为各存储器芯片的片选控制信号。出作为各存储器芯片的片选控制信号。线选法线选法 局局 部部 译码法译码法 全全 局局 译码法译码法1.1.存储器片存储器片选控制方法选控制方法4.4.3 4.4.3 存储器接口设计存储器接口设计第24页，共51页，编辑于2022年，星期六4-25 与前两种译码方法相比，存储空间利用率最高且译出的地与前两种译码方法相比，存储空间利用率

22、最高且译出的地址连续，不存在地址重叠问题，但译码电路最复杂。址连续，不存在地址重叠问题，但译码电路最复杂。对余下高位地址总线全部译码，译码输出作为各对余下高位地址总线全部译码，译码输出作为各存储器芯片的片选控制信号。存储器芯片的片选控制信号。线选法线选法 局局 部部 译码法译码法 全全 局局 译码法译码法 无论是局部译码还是全译码，译码方案既可采用无论是局部译码还是全译码，译码方案既可采用门电路门电路译码、译码、译译码器芯片码器芯片译码，还可采用译码，还可采用PROM芯片芯片译码等。译码等。1.1.存储器存储器片选控制片选控制方法方法4.4.3 4.4.3 存储器接口设计存储器接口设计译译码码

23、器器A0A12 8KB(0)13A0A12A0A12 8KB(1)A0A12 8KB(3)A13A15CSCSCSY0Y1Y3Y4Y7第25页，共51页，编辑于2022年，星期六4-262.2.存储器接口设计举例存储器接口设计举例 例例4.1 4.1 试用试用27322732EPROMEPROM芯片为某芯片为某8 8位微机系统位微机系统(地址地址总线宽度为总线宽度为2020位位)构建一个构建一个3232KBKB的程序存储器，要求存储的程序存储器，要求存储器地址范围为器地址范围为F8000HF8000H至至FFFFFHFFFFFH。分析：分析：27322732为为4 4K8K8位的位的EPROM

24、EPROM芯片。此例不必进行位芯片。此例不必进行位扩展，但要进行字扩展扩展，但要进行字扩展,即用即用8 8片片27322732芯片将存储器字数扩芯片将存储器字数扩展到展到3232K K个。个。关键是在地址分配的基础上确定译码方案关键是在地址分配的基础上确定译码方案4.4.3 4.4.3 存储器接口设计存储器接口设计第26页，共51页，编辑于2022年，星期六4-27解：（解：（1 1）根据要求列出存储器地址分配表）根据要求列出存储器地址分配表容量分配容量分配芯片芯片地址范围地址范围容量分配容量分配芯片芯片地址范围地址范围4KB2732-1F8000F8FFFH4KB2732-5FC000FCF

25、FFH4KB2732-2F9000F9FFFH4KB2732-6FD000FDFFFH4KB2732-3FA000FAFFFH4KB2732-7FE000FEFFFH4KB2732-4FB000FBFFFH4KB2732-8FF000FFFFFH4.4.3 4.4.3 存储器接口设计存储器接口设计第27页，共51页，编辑于2022年，星期六4-28外译码外译码(选片选片)译码译码允许允许译码译码输入输入内译码内译码(选单元选单元)A19 A18 A17 A16 A15 A19 A18 A17 A16 A15 A14 A13 A12A14 A13 A12ROM(1)ROM(1)ROM(2)ROM

26、(2)ROM(3)ROM(3)ROM(4)ROM(4)000000FFFFFFA11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0ROM(5)ROM(5)ROM(6)ROM(6)ROM(7)ROM(7)ROM(8)ROM(8)000000FFFFFF000000FFFFFF000000FFFFFF000000FFFFFF000000FFFFFF000000FFFFFF000000FFFFFF(全全0 0到全到全1)1)0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11

27、 1 1 1 11 1 1 1 11 1 1 1 11 1 1 1 11 1 1 1 11 1 1 1 11 1 1 1 11 1 1 1 1（2 2）根据要求列出存储器地址分配表）根据要求列出存储器地址分配表4.4.3 4.4.3 存储器接口设计存储器接口设计第28页，共51页，编辑于2022年，星期六4-29(3)(3)确定译码电路确定译码电路片选译码电路片选译码电路1A12A12A13A13A14A14A15A15A16A16A17A17A18A18A19A191K1K+5V+5VC CB BG G2A2AG G1 1A AY0Y0Y1Y1Y2Y2Y3Y3Y4Y4Y5Y5Y6Y6Y7Y7

28、F8000F8000F8FFFHF8FFFHF8000F8000F8FFFHF8FFFHFA000FA000FAFFFHFAFFFHFB000FB000FBFFFHFBFFFHFC000FC000FCFFFHFCFFFHFD000FD000FDFFFHFDFFFHFE000FE000FEFFFHFEFFFHFF000FF000FFFFFHFFFFFH7474LS138LS138&G G2B2BIO/MIO/M4.4.3 4.4.3 存储器接口设计存储器接口设计第29页，共51页，编辑于2022年，星期六4-30(4)(4)存储器电路存储器电路1A12A12A13A13A14A14A16A16A

29、15A15WAITIO/MIO/MA17A17A18A18A19A191kY0Y0Y1Y1Y2Y2Y3Y3Y4Y4Y5Y5Y6Y6Y7Y7A AB BC CG2AG2AG2BG2BG1G17474LS138LS138+5+5V VA0A1127323232K8bitK8bitD0D7CSCSCSCSOEOECSCSRDCSCSCSCSCSCSCSCSCSCS&4.4.3 4.4.3 存储器接口设计存储器接口设计第30页，共51页，编辑于2022年，星期六4-31 解：解：该例该例SRAMSRAM芯片字长不足芯片字长不足8 8位位,需用需用2 2个芯片为一组进行位个芯片为一组进行位扩展后，再进行

30、字扩展。扩展后，再进行字扩展。芯片组芯片组位分配位分配地址范围地址范围A19 A18 A17 A16A15A14A13 A12 A00#、2#1 0 0 1 0 0 0 00001FFFH9000091FFFH1#、3#1 0 0 1 0 0 100001FFFH9200093FFFH 例例4.24.2 试用试用8 8K4K4位的位的SRAMSRAM芯片为某芯片为某80888088微机系统构成一个微机系统构成一个1616KBKB的的RAMRAM存储器，存储器，RAMRAM的起始地址为的起始地址为9000090000H H。(1)(1)列出各芯片组的地址范围和存储器地址位分配列出各芯片组的地址范

31、围和存储器地址位分配4.4.3 4.4.3 存储器接口设计存储器接口设计第31页，共51页，编辑于2022年，星期六4-32 （2 2）用门电路译码来产生）用门电路译码来产生2 2个芯片组的片选信号。字位扩展设计如个芯片组的片选信号。字位扩展设计如下：下：用用8K4位芯片构成的位芯片构成的16KB存储器存储器 A0A12 CS D0D3 WE8K4位位(1#)A0A12 CS D0D3 WE8K4位位(2#)A0A12 CS D0D3 WE8K4位位(0#)&WRD4D7413A0A12A19A18A17A16A15A14 A0A12 CS D0D3 WE 8K4位位(3#)D0D3411A1

32、3M/IO4.4.3 4.4.3 存储器接口设计存储器接口设计第32页，共51页，编辑于2022年，星期六4-33 例例4.3 4.3 试用试用1616K8K8位的位的SRAMSRAM芯片为某芯片为某80868086微机系统设计一个微机系统设计一个256256KBKB的的RAMRAM存储器系统，存储器系统，RAMRAM的起始地址为的起始地址为0000000000H H。偶数存储体偶数存储体 奇数存储体奇数存储体芯片芯片A19 A18 A17 A16 A15A14 A1A0芯片芯片A19 A18 A17 A16 A15A14 A1A000 0 0 0 00000 FFFFH000 0 0 0 0

33、0000 FFFFH110 0 0 0 10000 FFFFH010 0 0 0 10000 FFFFH120 0 0 1 00000 FFFFH020 0 0 1 00000 FFFFH130 0 0 1 10000 FFFFH030 0 0 1 10000 FFFFH140 0 1 0 00000 FFFFH040 0 1 0 00000 FFFFH150 0 1 0 10000 FFFFH050 0 1 0 10000 FFFFH160 0 1 1 00000 FFFFH060 0 1 1 00000 FFFFH170 0 1 1 10000 FFFFH070 0 1 1 10000 F

34、FFFH1 解：解：此例要采用双体结构。这时，两个存储体中各存储芯片的地址此例要采用双体结构。这时，两个存储体中各存储芯片的地址位分配如下表所示。位分配如下表所示。4.4.3 4.4.3 存储器接口设计存储器接口设计第33页，共51页，编辑于2022年，星期六4-34译码方案选择：译码方案选择：独立的地址译码独立的地址译码 统一的地址译码统一的地址译码 各存储体使用相同的读各存储体使用相同的读/写控制信号，而用写控制信号，而用字节选择信号（字节选择信号（A0A0和和BHEBHE）作译码器的使能控）作译码器的使能控制信号。制信号。用字节选择信号（用字节选择信号（A0A0和和BHEBHE）与）与C

35、PUCPU的读的读/写写信号组合产生各存储体的读信号组合产生各存储体的读/写信号。写信号。4.4.3 4.4.3 存储器接口设计存储器接口设计第34页，共51页，编辑于2022年，星期六4-354.4.3 4.4.3 存储器接口设计存储器接口设计奇数存储体奇数存储体CSD0D7D8D15A1A14A18A19A15A16A17M/IOBHE BLE（A0）A0A13A0A1316K816K8偶数存储体偶数存储体128K8128K8RD8814D0D7D0D7CSCSCSCSCSCSCSWEOEWEOECSWRG2AG2BG2AG2BY0Y7Y0Y71ABCG1ABCG1用用1 16 6K K8

36、 8位位的的S SR RA AM M芯芯片片实实现现的的8 80 08 86 6存存储储器器第35页，共51页，编辑于2022年，星期六4-364.5 4.5 高速缓存器（高速缓存器（Cache)Cache)基本原理基本原理4.5.1 4.5.1 高速缓冲存储器结构高速缓冲存储器结构 4.5.2 4.5.2 高速缓存器与内存的映像方式高速缓存器与内存的映像方式 4.5.3 4.5.3 高速缓存器的读高速缓存器的读/写过程写过程 4.5.4 4.5.4 分级分级CacheCache结构与平均访存周期的估算结构与平均访存周期的估算 Cache Cache是为了把由是为了把由DRAMDRAM组成的大

37、容量内存储器都看作是组成的大容量内存储器都看作是高速存储器而设置的小容量局部存储器高速存储器而设置的小容量局部存储器,一般由高速一般由高速SRAMSRAM构成。构成。CacheCache的有效性是利用了程序对存储器的访问在的有效性是利用了程序对存储器的访问在时间时间上上和和空间上空间上所具有的所具有的局部区域性。局部区域性。第36页，共51页，编辑于2022年，星期六4-374.5.1 4.5.1 高速缓冲存储器结构高速缓冲存储器结构 动画演示动画演示第37页，共51页，编辑于2022年，星期六4-384.5.2 4.5.2 高速缓存器与内存的映像方式高速缓存器与内存的映像方式 高速缓存中各页

38、所存的位置与主存中相应页的映像关高速缓存中各页所存的位置与主存中相应页的映像关系，决定于对高速缓存的管理策略。从原理上，可以把映系，决定于对高速缓存的管理策略。从原理上，可以把映像关系分为三种方式：像关系分为三种方式：全关联方式全关联方式 直接映射方式直接映射方式 分组关联方式分组关联方式 第38页，共51页，编辑于2022年，星期六4-391.1.全关联方式全关联方式4.5.2 4.5.2 高速缓存器与内存的映像方式高速缓存器与内存的映像方式 Cache Cache和内存均分为若干个字节数相同的页。和内存均分为若干个字节数相同的页。内存中的任一内存中的任一页都可被调入页都可被调入CacheC

39、ache的任一页中的任一页中，所调入页的页号需全部存入地址，所调入页的页号需全部存入地址索引机构中。寻址时索引机构中。寻址时,需将寻址地址同索引机构中的全部标记地址需将寻址地址同索引机构中的全部标记地址(页页号号)进行比较。进行比较。2.2.直接映射方式直接映射方式 CacheCache中全部单元被划分成大小固定的页；内存则被划分成段中全部单元被划分成大小固定的页；内存则被划分成段,段段再被划分成与再被划分成与CacheCache大小相同的页。大小相同的页。CacheCache中的各页只接收内存中相同中的各页只接收内存中相同页号的内容页号的内容,地址索引机构中存放的标记地址是内存的段号。地址索

40、引机构中存放的标记地址是内存的段号。寻址操寻址操作时只需比较段号，无需比较页号作时只需比较段号，无需比较页号,大大减少了地址比较次数。大大减少了地址比较次数。3.3.分组关联方式分组关联方式 这这种种方方式式是是前前两两种种方方式式的的折折中中：CacheCache和和内内存存都都分分为为对对应应的的若干组；然后若干组；然后,组内直接映射，组间全关联映射。组内直接映射，组间全关联映射。第39页，共51页，编辑于2022年，星期六4-404.5.3 4.5.3 高速缓存器的读高速缓存器的读/写过程写过程 1.Cache1.Cache的读过程的读过程 CPUCPU将主存地址送往主存、启动主存读的同

41、时，也将主将主存地址送往主存、启动主存读的同时，也将主存地址送往存地址送往CacheCache，并将主存地址高位部分同存放在地址映，并将主存地址高位部分同存放在地址映象机构内部的地址标记相比较：象机构内部的地址标记相比较：若若CPUCPU要访问的地址单元在要访问的地址单元在CacheCache中中(命中命中)，CPUCPU只读只读CacheCache，不访问主存；，不访问主存；若不在若不在(未命中未命中)，这时就需要从主存中访问，这时就需要从主存中访问,同时把同时把与本次访问相邻近的一页内容复制到与本次访问相邻近的一页内容复制到CacheCache中，并在地址映象中，并在地址映象机构中进行标记

42、。机构中进行标记。第40页，共51页，编辑于2022年，星期六4-412.Cache2.Cache的写过程的写过程4.5.3 4.5.3 高速缓存器的读高速缓存器的读/写过程写过程 Cache Cache的写操作与读操作有很大的不同，这是因为在具有的写操作与读操作有很大的不同，这是因为在具有CacheCache的系统中，同一个数据有两个拷贝，一个在主存，一个在的系统中，同一个数据有两个拷贝，一个在主存，一个在CacheCache中。因此，当对中。因此，当对CacheCache的写操作命中时，就会出现如何的写操作命中时，就会出现如何使使CacheCache与主存内容保持一致的问题。针对这一情况，

43、通常有与主存内容保持一致的问题。针对这一情况，通常有如下几种解决方法如下几种解决方法:通写通写(Write-Through)Write-Through)法法 改进通写改进通写(Improved Write-Through)Improved Write-Through)法法 回写回写(Write-Back)Write-Back)法法 第41页，共51页，编辑于2022年，星期六4-42(1)(1)通写通写(Write-Through)Write-Through)法法4.5.3 4.5.3 高速缓存器的读高速缓存器的读/写过程写过程 通写法通写法 改改 进进 通写法通写法 回写法回写法 每次写入每

44、次写入CacheCache时，同时也写入主存，使主存时，同时也写入主存，使主存与与CacheCache相关页内容始终保持一致。相关页内容始终保持一致。CacheCache的写的写过程过程 优点：优点：简单，能保持主存与简单，能保持主存与CacheCache副本的一致副本的一致性，性，CacheCache中任意页的内容都可被随时置换，决不会造中任意页的内容都可被随时置换，决不会造成数据丢失的错误；成数据丢失的错误；缺点：缺点：每次每次CacheCache写插入慢速的访主存操作，写插入慢速的访主存操作，影响工作速度。影响工作速度。第42页，共51页，编辑于2022年，星期六4-43(2)(2)改进

45、通写法改进通写法4.5.3 4.5.3 高速缓存器的读高速缓存器的读/写过程写过程 通写法通写法 改改 进进 通写法通写法 回写法回写法 如果对如果对CacheCache写入的后面紧接着进行的是读操作，那写入的后面紧接着进行的是读操作，那么在主存写入完成前即让么在主存写入完成前即让CPUCPU开始下一个操作，这样就开始下一个操作，这样就不至于造成时间上的浪费；不至于造成时间上的浪费；如果前后两个操作都是对如果前后两个操作都是对CacheCache的写，或者虽的写，或者虽然是读，但对然是读，但对CacheCache的寻址没有命中时，仍需在的寻址没有命中时，仍需在CPUCPU写写主存时插入等待周期

46、。主存时插入等待周期。CacheCache的写的写过程过程 这种方法与通写法比，有利于改善系统性能。这种方法与通写法比，有利于改善系统性能。第43页，共51页，编辑于2022年，星期六4-44(3)(3)回写法回写法4.5.3 4.5.3 高速缓存器的读高速缓存器的读/写过程写过程 通写法通写法 改改 进进 通写法通写法 回写法回写法 每次只是暂时将数据写入每次只是暂时将数据写入CacheCache，并用标志将该，并用标志将该页加以注明。页加以注明。当当CacheCache中任一页数据被置换时，只要在它存在期中任一页数据被置换时，只要在它存在期间发生过对它的写操作间发生过对它的写操作,那么在该

47、页被覆盖之前必那么在该页被覆盖之前必须将其内容写回到对应主存位置中去；须将其内容写回到对应主存位置中去；如果该页内容没有被改写如果该页内容没有被改写,则其内容可以直接淘汰，不则其内容可以直接淘汰，不需回写。需回写。CacheCache的写的写过程过程 这种方法的速度比通写法快这种方法的速度比通写法快,但结构要复杂的多但结构要复杂的多,而而且主存中的页未经随时修改，可能失效。且主存中的页未经随时修改，可能失效。第44页，共51页，编辑于2022年，星期六4-454.5.4 4.5.4 分级分级CacheCache结构与平均访存周期的估算结构与平均访存周期的估算 为了最大限度地提高为了最大限度地提

48、高CacheCache的命中率，目前高档微机系统的命中率，目前高档微机系统中普遍不仅采用了一级中普遍不仅采用了一级Cache,Cache,而且增设了二级而且增设了二级CacheCache，从而构成，从而构成一种一种分级分级CacheCache结构结构。在在有有两两级级CacheCache的的系系统统中中，CPUCPU对对内内存存的的平平均均访访问问周周期期T T大大体体可按下式估算：可按下式估算：T=TT=T1 1HH1 1+T+T2 2(1-H(1-H1 1)H)H2 2+T+TM M(1-H(1-H1 1)(1-H)(1-H2 2)式式中中：T T1 1、T T2 2和和T TM M分分别

49、别为为一一级级CacheCache、二二级级CacheCache和和内内存存的的存取周期，存取周期，H H1 1和和H H2 2分别为一级分别为一级CacheCache和二级和二级CacheCache的命中率。的命中率。第45页，共51页，编辑于2022年，星期六4-464.6 4.6 虚拟存储器基本原理虚拟存储器基本原理1.1.段页式管理思想段页式管理思想2.2.虚拟地址向物理地址的转换虚拟地址向物理地址的转换4.Pentium4.Pentium使用使用4 4MBMB页面时的地址定位页面时的地址定位3.3.页部件中的页部件中的TLBTLB结构及原理结构及原理第46页，共51页，编辑于2022

50、年，星期六4-471 1、段页式管理思想、段页式管理思想 虚拟地址空间是二维的，而线性地址空间和物理地址空间都虚拟地址空间是二维的，而线性地址空间和物理地址空间都是一维的。是一维的。4.6 4.6 虚拟存储器基本原理虚拟存储器基本原理80486/80486/PentiumPentium存储器分段分页机制示意图存储器分段分页机制示意图段选择符段选择符：偏移量偏移量虚拟地址虚拟地址15150 031310 0分段机制分段机制线性地址线性地址分页机制分页机制31310 031310 0物理地址物理地址0 01 1CR0CR0的的PGPG位位1,1,分页分页0,0,不分页不分页第47页，共51页，编辑