第2章频率计设计应用精选PPT.ppt

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1、第2章 频率计设计应用第1页，此课件共76页哦2.1 2.1 可编程逻辑器件概述可编程逻辑器件概述把大量的基本逻辑门电路集成在一个芯片中，通过编程将部分基本逻辑门按照逻辑关系连接起来，就可以实现一个数字系统，改变连线关系则可以实现另一个数字系统。这种可以通过编程改变逻辑门连接关系的集成电路芯片就是可编程逻辑器件PLD(Programmable Logic Devices)，第2页，此课件共76页哦 2.1.1可编程逻辑器件的特点及分类1.PLD1.PLD的特点的特点 1）集成度高、可靠性好。2）工作速度快。3）提高系统的设计灵活性。4）缩短设计周期。5）增加系统的保密性能。第3页，此课件共76

2、页哦2.PLD2.PLD的分类的分类 集成度集成度低集成度芯片低集成度芯片高集成度芯片高集成度芯片可编程逻辑器件可编程逻辑器件乘积项结构器件乘积项结构器件查找表结构器件查找表结构器件编程工艺编程工艺熔丝熔丝(Fuse)型器件型器件反熔丝反熔丝(Anti-fuse)型器件型器件EPROM型型EEPROM型型SRAM型型Flash型型第4页，此课件共76页哦2.1.2 PLD中阵列的表示方法PLD的互补缓冲器的互补缓冲器PLD的互补输入的互补输入PLD中与阵列表示中与阵列表示PLD中或阵列的表示中或阵列的表示阵列线连接表示阵列线连接表示第5页，此课件共76页哦2.1.3 CPLD的结构和工作原理M

3、AX7000系列的单个逻辑宏单元结构系列的单个逻辑宏单元结构第6页，此课件共76页哦逻辑宏单元逻辑宏单元逻辑宏单元逻辑宏单元 逻辑宏单元逻辑宏单元 逻辑阵列逻辑阵列乘积项选择矩阵乘积项选择矩阵可编程寄存器可编程寄存器每个可编程寄存器可以按三种时钟输入模式工作：每个可编程寄存器可以按三种时钟输入模式工作：全局时钟信号。全局时钟信号。全局时钟信号由高电平有效的时钟信号使能。全局时钟信号由高电平有效的时钟信号使能。用乘积项实现一个阵列时钟。用乘积项实现一个阵列时钟。第7页，此课件共76页哦I/O引脚为使芯片外部引脚不致过密，有些宏单元的输出没有送到芯片外部，而是用于内部信号反馈，成为隐埋的逻辑宏单元

4、，故大多数芯片的I/O脚数小于宏单元数。注：4个专用引脚不可少，全局时钟GCLK，全局清零GCLR，输出使能OE1与OE2。第8页，此课件共76页哦EPM7128S器件的器件的I/O控制块控制块 I/OI/O控制块控制块控制块控制块 第9页，此课件共76页哦MAX7128S的结构的结构 逻辑阵列块逻辑阵列块逻辑阵列块逻辑阵列块 对于每个对于每个LAB，输入信号，输入信号来自来自3部分：部分：（1）来自作为通用逻辑输入的）来自作为通用逻辑输入的PIA的的36个信号；个信号；（2）来自全局控制信号，用于）来自全局控制信号，用于寄存器辅助功能；寄存器辅助功能；（3）从）从I/O引脚到寄存器的直接引脚

5、到寄存器的直接输入通道。输入通道。第10页，此课件共76页哦PIA信号布线到信号布线到LAB的方式的方式可编程连线阵列可编程连线阵列可编程连线阵列可编程连线阵列 第11页，此课件共76页哦复杂宏单元o1、共享扩展乘积项 把在多个逻辑表达式中用到的乘积项反馈逻辑阵列，让多个宏单元共享。否则，每个宏单元要重复实现此乘积项。每个宏单元可返回一个乘积项，1个LAB最多可有16个共享乘积项。只有同一个LAB才可共享。第12页，此课件共76页哦复杂宏单元o2、并联扩展乘积项 把一个宏单元的或门输出结果直接送到下一宏单元的或门输入端，使逻辑表达式可有10个乘积项相加。最多可有3级并联，形成20个乘积项的表达

6、式。并联扩展项会产生延时，级数越多，延时越多。第13页，此课件共76页哦2.1.4 FPGA的结构和工作原理第14页，此课件共76页哦 几个概念o逻辑阵列（LA）由多个逻辑阵列块（LAB）组成。o每个逻辑阵列块（LAB）由8个逻辑单元（LE）与一个局部互连通道（LI）组成。o每行LAB中放置一个隐埋阵列块（EAB）o行、列信号通过行、列互连通道（RI、CI）连接。o每个行、列互连通道两端都有输入/输出单元（IOE）。o一个LAB包括8个逻辑单元LE，用局部互连通道LI提供数据信号与控制信号。第15页，此课件共76页哦FLEX10KLAB的结构图第16页，此课件共76页哦LE结构图第17页，此课

7、件共76页哦CycloneLE结构图结构图 FPGA FPGA FPGA FPGA的结构与原理的结构与原理的结构与原理的结构与原理 第18页，此课件共76页哦逻辑单元LEoLE有4个数据输入信号和4个控制输入信号。oLE的核心为一个4输入1输出的查找表（LUT），可看作一个ROM存储器，逻辑函数F=（A，B，C，D）的值存储其中，对于不同输入，可快速读出F的输出值。o与查找表配合有进位链和级联链。第19页，此课件共76页哦一个N输入查找表(LUT，Look Up Table)可以实现N个输入变量的任何逻辑功能，如 N输入“与”、N输入“异或”等。输入多于N个的函数、方程必须分开用几个查找表（L

8、UT）实现输出输出查黑查黑找盒找盒表子表子输入输入1输入输入2输入输入3输入输入4什么是查找表什么是查找表?基于查找表的结构模块基于查找表的结构模块基于查找表的结构模块基于查找表的结构模块 第20页，此课件共76页哦 FPGA FPGA FPGA FPGA的结构与原理的结构与原理的结构与原理的结构与原理 CycloneLE普通模式普通模式 第21页，此课件共76页哦隐埋阵列块EABoEAB核心为一块随机存储器RAM，只读则为ROM。o一块EAB的RAM容量为2048bits，可设为4种不同形式，也有4 种不同的数据线及地址线的数量。o当EAB只读时，可实现特定的逻辑功能，如4*4乘法器。第22

9、页，此课件共76页哦FLEX 10K 系列的EABo什么是EAB（Embbeded Arry Block）?o 容量为2048 bit的RAMo可以配置为存储器或者逻辑函数o实现兆功能（Megafunctiono实现存储器或者特殊的逻辑函数比单个的逻辑单元(LE)更有效LE嵌入式阵列嵌入式阵列逻辑阵列逻辑阵列LELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELELEEABEABEABEABEAB第23页，此课件共76页哦oEAB的大小灵活可变o通过组合EAB 可以构成更大的模块o不需要额外的逻辑单

10、元，不引入延迟，EAB 可配置为深度达2048的存储器EAB 的字长是可配置的256x8512x41024x22048x1256x8256x8512x4512x4256x16512x8第24页，此课件共76页哦EAB的使用o存储器功能存储器功能n用作同步或者异步 RAMn单端口或者双端口 FIFOnRAM 可用来实现动态硬件重配置o逻辑功能逻辑功能n配置时，EAB是可以预装的 o实现一个大的查找表，尤其适用于快速乘法器，状态机和算术逻辑单元等第25页，此课件共76页哦2.1.5 CLPD/FPGA产品概述（1）Altera公司FPGA和CPLD器件系列Altera是著名的PLD生产厂商，多年来

11、一直占据着行业领先的地位。Altera的PLD具有高性能、高集成度和高性价比的优点，此外它还提供了功能全面的开发工具和丰富的IP核、宏功能库等，因此Altera的产品获得了广泛的应用。1）Stratix II 系列FPGA 2）ACEX系列FPGA3）MAX系列CPLD4）Cyclone系列FPGA低成本FPGA5）Cyclone II系列FPGA第26页，此课件共76页哦2.1.5 CLPD/FPGA产品概述（2）Lattice公司CPLD器件系列Lattice是最早推出PLD的公司。Lattice公司的CPLD产品主要有ispLSI、ispMACH等系列。ispLSI系列器件是Lattic

12、e公司于20世纪90年代以来推出的大规模可编程逻辑器件，集成度在1000门到60000门之间，Pin-to-Pin(管脚到管脚)延时最小可达3ns。ispLSI器件支持在系统编程和JTAG边界扫描测试功能。（3）Xilinx公司的FPGA和CPLD器件系列Xilinx在1985年首次推出了FPGA，随后不断推出新的集成度更高、速度更快、价格更低、功耗更低的FPGA器件系列。1）Virtex-4系列FPGA2）Spartan&Spartan-3&Spartan 3E器件系列3）XC9500&XC9500XL系列CPLD第27页，此课件共76页哦2.3 频率计原理图输入设计频率计原理图输入设计建立

13、工作库文件夹和编辑设计文件建立工作库文件夹和编辑设计文件建立工作库文件夹和编辑设计文件建立工作库文件夹和编辑设计文件 （1）新建一个文件夹。）新建一个文件夹。（2）建立原理图源文件编辑窗。）建立原理图源文件编辑窗。选择编辑文件类型选择编辑文件类型 第28页，此课件共76页哦（3）编辑构建电路图。）编辑构建电路图。打开原理图编辑窗打开原理图编辑窗 第29页，此课件共76页哦2.2 2.2 原理图输入方式设计初步原理图输入方式设计初步 （3）编辑构建电路图。）编辑构建电路图。调入需要的宏功能元件（调入需要的宏功能元件（Symbol）第30页，此课件共76页哦（3）编辑构建电路图。）编辑构建电路图。

14、两位十进制计数器电路图两位十进制计数器电路图 第31页，此课件共76页哦（4）文件存盘。）文件存盘。选择选择FileSave As命令，找到已设立的文件夹路径为命令，找到已设立的文件夹路径为d:MY_PROJECT，存盘文件名为，存盘文件名为cnt10.bdf。若出现问句。若出现问句“Do you want to create”时，若单击时，若单击“是是”按钮，则直接进按钮，则直接进入创建工程流程。若单击入创建工程流程。若单击“否否”按钮，可按以下的方法进入创按钮，可按以下的方法进入创建工程流程。建工程流程。第32页，此课件共76页哦创建工程创建工程创建工程创建工程 （1）打开建立新工程管理窗

15、。）打开建立新工程管理窗。利用利用“New Preject Wizard”创建工程创建工程cnt10 第33页，此课件共76页哦（2）将设计文件加入工程中。）将设计文件加入工程中。将所有相关的文件都加入进此工程将所有相关的文件都加入进此工程 第34页，此课件共76页哦（3）选择目标芯片。）选择目标芯片。选择目标器件选择目标器件EP2C8Q208C8 第35页，此课件共76页哦（4）工具设置。）工具设置。CNT10工程管理窗工程管理窗（5）结束设置。）结束设置。第36页，此课件共76页哦功能分析功能分析功能分析功能分析 74390的真值表的真值表 第37页，此课件共76页哦编译前设置编译前设置编

16、译前设置编译前设置 选择目标器件选择目标器件EP2C8Q208C8（1 1）选择）选择）选择）选择FPGA目标芯片。目标芯片。目标芯片。目标芯片。第38页，此课件共76页哦编译前设置编译前设置编译前设置编译前设置 选择配置器件的工作方式选择配置器件的工作方式（2）选择配置器件的工作方式。）选择配置器件的工作方式。第39页，此课件共76页哦编译前设置编译前设置编译前设置编译前设置 选择配置器件型号和压缩方式选择配置器件型号和压缩方式（3）选择配置器件和编程方式。）选择配置器件和编程方式。第40页，此课件共76页哦编译前设置编译前设置编译前设置编译前设置 选择配置器件型号和压缩方式选择配置器件型号

17、和压缩方式（4）选择输出设置。）选择输出设置。（5）选择目标器件闲置引脚的状态。）选择目标器件闲置引脚的状态。第41页，此课件共76页哦全程编译全程编译全程编译全程编译 全程编译后出现报错信息全程编译后出现报错信息 第42页，此课件共76页哦功能测试功能测试功能测试功能测试 选择编辑矢量波形文件选择编辑矢量波形文件（1）打开波形编辑器。）打开波形编辑器。第43页，此课件共76页哦功能测试功能测试功能测试功能测试 波形编辑器波形编辑器（1）打开波形编辑器。）打开波形编辑器。第44页，此课件共76页哦功能测试功能测试功能测试功能测试 设置仿真时间长度设置仿真时间长度（2）设置仿真时间区域。）设置仿

18、真时间区域。第45页，此课件共76页哦功能测试功能测试功能测试功能测试 vwf激励波形文件存盘激励波形文件存盘（3）波形文件存盘。）波形文件存盘。第46页，此课件共76页哦功能测试功能测试功能测试功能测试 向波形编辑器拖入信号节点向波形编辑器拖入信号节点（4）将工程）将工程cnt10的端口信号名选入波形编辑器中。的端口信号名选入波形编辑器中。第47页，此课件共76页哦功能测试功能测试功能测试功能测试 准备给准备给CLK设置时钟设置时钟（5）编辑输入波形（输入激励信号）。）编辑输入波形（输入激励信号）。为为CLK设置周期设置周期 第48页，此课件共76页哦功能测试功能测试功能测试功能测试 为为q

19、设置数制设置数制（6）总线数据格式设置。）总线数据格式设置。第49页，此课件共76页哦功能测试功能测试功能测试功能测试 设置好的激励波形图设置好的激励波形图（6）总线数据格式设置。）总线数据格式设置。第50页，此课件共76页哦功能测试功能测试功能测试功能测试 选择仿真约束和控制选择仿真约束和控制（7）仿真器参数设置。）仿真器参数设置。第51页，此课件共76页哦功能测试功能测试功能测试功能测试 仿真波形输出仿真波形输出（8）启动仿真器。）启动仿真器。（9）观察仿真结果。）观察仿真结果。第52页，此课件共76页哦引脚锁定引脚锁定引脚锁定引脚锁定 Assignment Editor编辑器编辑器 第5

20、3页，此课件共76页哦引脚锁定引脚锁定引脚锁定引脚锁定 表格式引脚锁定对话框表格式引脚锁定对话框 第54页，此课件共76页哦引脚锁定引脚锁定引脚锁定引脚锁定 图形式引脚锁定对话框图形式引脚锁定对话框 第55页，此课件共76页哦配置文件下载配置文件下载配置文件下载配置文件下载 选择编程下载文件和下载模式选择编程下载文件和下载模式（1）打开编程窗和配置文件。）打开编程窗和配置文件。第56页，此课件共76页哦配置文件下载配置文件下载配置文件下载配置文件下载 加入编程下载方式加入编程下载方式（2）设置编程器。）设置编程器。第57页，此课件共76页哦配置文件下载配置文件下载配置文件下载配置文件下载 双击

21、选中的编程方式名双击选中的编程方式名（2）设置编程器。）设置编程器。（3）硬件测试。）硬件测试。第58页，此课件共76页哦ASASASAS模式直接编程配置器件模式直接编程配置器件模式直接编程配置器件模式直接编程配置器件 图图2-31 ByteBlasterII接口接口AS模式编程窗口模式编程窗口 1选择编程模式和编程目标文件选择编程模式和编程目标文件 2选择接插模式选择接插模式 3AS模式编程下载模式编程下载 第59页，此课件共76页哦JTAGJTAGJTAGJTAG间接模式编程配置器件间接模式编程配置器件间接模式编程配置器件间接模式编程配置器件 选择目标器件选择目标器件EP2C8 1将将SO

22、F文件转化为文件转化为JTAG间接配置文件间接配置文件 第60页，此课件共76页哦JTAGJTAGJTAGJTAG间接模式编程配置器件间接模式编程配置器件间接模式编程配置器件间接模式编程配置器件 选定选定SOF文件后，选择文件压缩文件后，选择文件压缩 1将将SOF文件转化为文件转化为JTAG间接配置文件间接配置文件 第61页，此课件共76页哦JTAGJTAGJTAGJTAG间接模式编程配置器件间接模式编程配置器件间接模式编程配置器件间接模式编程配置器件 用用JTAG模式对配置器件模式对配置器件EPCS1进行间接编程进行间接编程 2下载下载JTAG间接配置文件间接配置文件 第62页，此课件共76

23、页哦USB BlasterUSB BlasterUSB BlasterUSB Blaster编程配置器件使用方法编程配置器件使用方法编程配置器件使用方法编程配置器件使用方法 安装安装USB驱动程序驱动程序 第63页，此课件共76页哦USB BlasterUSB BlasterUSB BlasterUSB Blaster编程配置器件使用方法编程配置器件使用方法编程配置器件使用方法编程配置器件使用方法 设置设置JTAG硬件功能硬件功能 第64页，此课件共76页哦8 8 8 8位十进制计数器的设计位十进制计数器的设计位十进制计数器的设计位十进制计数器的设计 将原理图设计生成一个底层的单独元件（将原理

24、图设计生成一个底层的单独元件（Symbol）1.构建元件符号构建元件符号 第65页，此课件共76页哦8 8 8 8位十进制计数器的设计位十进制计数器的设计位十进制计数器的设计位十进制计数器的设计 从当前工程路径中调入元件从当前工程路径中调入元件CNT10 2.构建顶层文件构建顶层文件 第66页，此课件共76页哦2.4 2.4 层次化设计层次化设计 2.4.1 82.4.1 8位十进制计数器的设计位十进制计数器的设计位十进制计数器的设计位十进制计数器的设计 两位十进制频率计顶层设计原理图文件两位十进制频率计顶层设计原理图文件 2.构建顶层文件构建顶层文件 第67页，此课件共76页哦两位十进制频率

25、计顶层设计原理图文件两位十进制频率计顶层设计原理图文件 3.功能分析功能分析 74374真值表真值表第68页，此课件共76页哦8 8 8 8位十进制计数器的设计位十进制计数器的设计位十进制计数器的设计位十进制计数器的设计 仿真激励波形图，或称矢量波形文件仿真激励波形图，或称矢量波形文件 4.全程编译全程编译 5.时序仿真时序仿真 第69页，此课件共76页哦仿真波形图（仿真波形图（enb不同脉宽）不同脉宽）仿真波形图（仿真波形图（enb相同脉宽）相同脉宽）第70页，此课件共76页哦硬件测试与实验硬件测试与实验硬件测试与实验硬件测试与实验 将引脚将引脚nCEO设定为设定为I/O口口 第71页，此课

26、件共76页哦时序控制器设计时序控制器设计时序控制器设计时序控制器设计 频率计测频时序控制器电路频率计测频时序控制器电路 第72页，此课件共76页哦2.5 82.5 8位十进制频率计设计位十进制频率计设计 2.5.1 2.5.1 2.5.1 2.5.1 时序控制器设计时序控制器设计时序控制器设计时序控制器设计 74154真值表真值表 7493真值表真值表 第73页，此课件共76页哦时序控制器设计时序控制器设计时序控制器设计时序控制器设计 电路的仿真波形电路的仿真波形 第74页，此课件共76页哦2.5 82.5 8位十进制频率计设计位十进制频率计设计 顶层电路设计与测试顶层电路设计与测试顶层电路设计与测试顶层电路设计与测试 测频时序控制电路图测频时序控制电路图 频率计顶层电路原理图频率计顶层电路原理图 第75页，此课件共76页哦顶层电路设计与测试顶层电路设计与测试顶层电路设计与测试顶层电路设计与测试 测频时序控制电路工作波形图测频时序控制电路工作波形图 频率计工作时序波形频率计工作时序波形 第76页，此课件共76页哦