课程设计数字式八路抢答器报告.doc

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1、数字电子技术课程设计 课 题 数字式八路抢答器学 院 电气与信息工程学院班 级 电自1107班学 号 20110701707姓 名 李良涛-摘 要当今的社会竞争日益激烈，选拔人才，评选优胜，知识竞赛之类的活动愈加频繁，那么也就必然离不开抢答器。而现在的抢答器有着数字化，智能化的方向发展，这就必然提高了抢答器的成本。鉴于现在小规模的知识竞赛越来越多，操作简单，经济实用的小型抢答器必将大有市场。本课程设计设计的八路数字式抢答器由抢答鉴别模块、抢答计时模块、计分模块、译码显示模块组成。基于FPGA，经过程序设计、调试、仿真、下载和软硬件联合调试等工作，实现了抢答功能。 本方案具有的优点是：随着EDA

2、技术的高速发展，电子系统的设计技术和工具发生了深刻的变化，大规模可编程逻辑器件CPLDFPGA的出现，给设计人员带来了诸多方便。利用它进行产品开发，不仅修改方便、开发周期短、仿真方便、可靠性高，而且具有完全的知识产权。不足之处是：成本比基于基本IC器件开发的多路智力抢答器高，要有较高的软件开发平台，并要求初学者能熟练掌握开发平台的使用。 目 录一、设计实现的功能31.基本功能3二、设计原理框图3三、系统实现原理51. 基本原理52. 子模块的设计思想和实现61）抢答鉴别模块61抢答鉴别模块VHDL程序62抢答鉴别模块Altium仿真92）计时模块143）计分模块165）蜂鸣器模块276）键盘模

3、块29四、系统总图32五、心得体会34六、问题解答35 一、设计实现的功能 1.基本功能1八路智力抢答器，同时供8个选手参赛，编号分别为1到8。每位选手用一个答题按钮和LED灯，选手按下时其灯亮。2给主持人一个控制开关，实现系统的清零和抢答的开始。3具有数据锁存和显示功能。抢答开始后，如果有选手按下了抢答按钮，其编号立即锁存并显示在LCD液晶显示屏上。此外，禁止其他选手再次抢答。选手的编号一直保存直到主持人清除。 2.扩展功能1具有定时抢答功能。当抢答开始后。定时器开始倒计时，并显示在LCD上。2具有计分功能，初始每位选手10分，以后按选手答题情况可以加分和减分，并将每位选手的得分在LCD上显

4、示。二、设计原理框图八路智能抢答器系统可分为三个大的功能模块，抢答鉴别模块，计时模块和译码显示模块。它们之间的控制关系如图1所示： 当主持人设置答题时间后，启动开始抢答按键时，抢答鉴别模块进入工作状态，选手可以进行抢答，有选手抢答，则抢答鉴别模块锁存该选手的号码，其他选手抢答无效，同时，译码显示选手编号，当定时器时间减少到0秒时，表示抢答时间到，选手抢答无效。抢答选手的号码和抢答时间的倒计时分别通过译码电路显示在数码管上。若有选手选中，则选中后开始答题，剩余答题时间译码显示，规定时间内答完题，主持人按键决定是否加分或减分。三、系统实现原理基于VHDL语言实现 本方案主要使用VHDL语言编写程序

5、，来实现系统的功能。利用Altium Designer 6.0软件来实现程序设计和仿真，最后下载到FPGA芯片中，完成系统的功能要求。1. 基本原理 本系统共由抢答鉴别模块（qdjb.vhdl）、计时模块(jishi.vhdl)、计分模块(jifen.vhdl)和LCD译码显示模块等四个主要部分组成。抢答过程：主持人按下系统复位键（RST），系统进入抢答状态，计时模块和计分模块输出初始信号给数码显示模块并显示出初始值。当某参赛组抢先将抢答键按下时，系统将其余七路抢答信号封锁，组别显示模块送出信号给数码显示模块，从而显示出该抢答成功组别号，并一直保持到下一轮主持人将系统清零为止。随后，计时模块送

6、出倒计时计数允许信号，开始回答问题，计时显示器则从初始值开始以计时，在规定的时间内根据答题的正误来确定加分或减分，并通过数码显示模块将成绩显示出来。计时至0时，停止计时，以中止未回答完问题。若参赛者在规定时间内回答完为题，主持人可给出倒计时计数停止信号。主持人按下复位键，即RST为高电平有效状态，清除前一次的抢答组别，又可开始新的一轮的抢答。2. 子模块的设计思想和实现1）抢答鉴别模块抢答鉴别模块用来准确直观地判断八组抢答者谁最先按下按钮,并为显示端送出信号，通过LCD显示使观众能够清楚地知道是哪一组抢答成功，是整个系统的核心部分。同时组别显示端为下一模块输入信号，以方便主持人为该组抢答成功者

7、进行加减分的操作。抢答鉴别模块的元件图如下图所示： 1抢答鉴别模块VHDL程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY LOCK IS PORT( CLK,start:IN STD_LOGIC; S0,S1,S2,S3,S4,S5,S6,S7:IN STD_LOGIC; ZB:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); STOP:OUT STD_LOGIC; LED:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); BAOJING:OU

8、T STD_LOGIC);END LOCK;ARCHITECTURE ONE OF LOCK ISSIGNAL G:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN PROCESS(start,CLK,S0,S1,S2,S3,S4,S5,S6,S7) BEGIN IF start=1 THEN G=00000000;LED=00000000;STOP=0;BAOJING=0; ELSIF CLKEVENT AND CLK=1 THEN IF( S7=1)AND NOT(G(0)=1 OR G(1)=1 OR G(2)=1 OR G(3)=1 OR G(4)=1 OR G(5

9、)=1OR G(6)=1) THEN G(7)=1;LED(7)=1;BAOJING=1; ELSIF( S6=1)AND NOT(G(0)=1 OR G(1)=1 OR G(2)=1 OR G(3)=1 OR G(4)=1 OR G(5)=1OR G(7)=1) THEN G(6)=1;LED(6)=1;BAOJING=1; ELSIF( S5=1)AND NOT(G(0)=1 OR G(1)=1 OR G(2)=1 OR G(3)=1 OR G(4)=1 OR G(6)=1OR G(7)=1) THEN G(5)=1;LED(5)=1;BAOJING=1; ELSIF( S4=1)AND

10、NOT(G(0)=1 OR G(1)=1 OR G(2)=1 OR G(3)=1 OR G(5)=1 OR G(6)=1OR G(7)=1) THEN G(4)=1;LED(4)=1;BAOJING=1; ELSIF( S3=1)AND NOT(G(0)=1 OR G(1)=1 OR G(2)=1 OR G(4)=1 OR G(5)=1 OR G(6)=1OR G(7)=1) THEN G(3)=1;LED(3)=1;BAOJING=1; ELSIF( S2=1)AND NOT(G(0)=1 OR G(1)=1 OR G(3)=1 OR G(4)=1 OR G(5)=1 OR G(6)=1OR

11、 G(7)=1) THEN G(2)=1;LED(2)=1;BAOJING=1; ELSIF( S1=1)AND NOT(G(0)=1 OR G(2)=1 OR G(3)=1 OR G(4)=1 OR G(5)=1 OR G(6)=1OR G(7)=1) THEN G(1)=1;LED(1)=1;BAOJING=1; ELSIF( S0=1)AND NOT(G(1)=1 OR G(2)=1 OR G(3)=1 OR G(4)=1 OR G(5)=1 OR G(6)=1OR G(7)=1) THEN G(0)=1;LED(0)=1;BAOJING=1; END IF; STOPZBZBZBZBZ

12、BZBZBZBZB抢答鉴别模块ALTIUM仿真元件图：VHDTST文件：STIMULUS0:process begin CLEAR=0;WARN=0;WAIT FOR 1NS;CLEAR=1; S0=1;S1=0;S2=0;S3=0;S4=0;S5=0;S6=0;S7=0;WAIT FOR 1NS; WARN=1;WAIT FOR 1NS;CLEAR=0;WARN=0;WAIT FOR 1NS;CLEAR=1;S0=0;S1=1;S2=0;S3=0;S4=0;S5=0;S6=0;S7=0;WAIT FOR 1NS;WARN=1;WAIT FOR 1NS;CLEAR=0;WARN=0;WAIT

13、FOR 1NS;CLEAR=1;S0=0;S1=0;S2=1;S3=0;S4=0;S5=0;S6=0;S7=0;WAIT FOR 1NS;WARN=1;WAIT FOR 1NS;CLEAR=0;WARN=0;WAIT FOR 1NS;CLEAR=1;S0=0;S1=0;S2=0;S3=1;S4=0;S5=0;S6=0;S7=0;WAIT FOR 1NS;WARN=1;WAIT FOR 1NS;CLEAR=0;WARN=0;WAIT FOR 1NS;CLEAR=1;S0=0;S1=0;S2=0;S3=0;S4=1;S5=0;S6=0;S7=0;WAIT FOR 1NS;WARN=1;WAIT F

14、OR 1NS;CLEAR=0;WARN=0;WAIT FOR 1NS;CLEAR=1;S0=0;S1=0;S2=0;S3=0;S4=0;S5=1;S6=0;S7=0;WAIT FOR 1NS;WARN=1;WAIT FOR 1NS;CLEAR=0;WARN=0;WAIT FOR 1NS;CLEAR=1;S0=0;S1=0;S2=0;S3=0;S4=0;S5=0;S6=1;S7=0;WAIT FOR 1NS;WARN=1;WAIT FOR 1NS;CLEAR=0;WARN=0;WAIT FOR 1NS;CLEAR=1;S0=0;S1=0;S2=0;S3=0;S4=0;S5=0;S6=0;S7=1

15、;WAIT FOR 1NS;WARN=1;WAIT FOR 1NS;end process;仿真波形图： 2）计时模块当抢答鉴别模块成功判别出最先按下抢答按钮的参赛组后，在成功鉴别出哪组最先抢答后，由锁存器输出的计时使能信号使能，进入计时状态。计时模块：30秒倒计时。计时模块开始工作从预置初始值开始以秒计时，计时至0秒时停止，以中止答题。时间通过LCD显示。元件图如下： VHDL程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity JISHI is port (CP ,CLEAR:

16、IN STD_LOGIC; STOP:IN STD_LOGIC; TM:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); BAOJING:OUT STD_LOGIC);end JISHI;architecture A of JISHI ISSIGNAL YH,YL: STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINPROCESS(CP,CLEAR)BEGINIF (CLEAR=1) THEN YH=0011;YL=0000;BAOJING=0; ELSIF(CP=1 AND CP EVENT) THEN IF STOP=0 THEN IF (YL=0000

17、 ) THEN YL=1001; IF (YH=0000 AND YL=0000) THEN YH=0000 ; YL=0000;BAOJING=1; ELSE YH=YH-1; END IF; ELSE YL=YL-1; END IF; END IF; END IF;END PROCESS;PROCESS(YH,YL)BEGINTM=YH&YL;END PROCESS;END ARCHITECTURE A;3）计分模块计分模块的运行方式是按照十进制进行加减，即当时钟出现上升沿时就进行加一或者减一的操作。记分模块为哪组进行记分取决于鉴别模块的输入信号ZB，当ZB=0001时表示S0组最先抢答，

18、则在此模块中为F组记分，当G=0010时表示F1组最先抢答，则在此模块中为F1组记分等等。 以S0组为例来说明此模块的设计，当复位信号CLEAR=1时，系统复位且F组的分值显示初始值，为10分。当CLEAR=0时，如果该组选手答题正确，则主持人按下加分键，即R=1，此时对该组进行加分操作；如果该组选手答题错误，则主持人按下减分键，即W=1，此时对该组进行减分操作。元件图如下： VHDL程序：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity JIFEN is port (CLEAR,cl

19、ock: IN STD_LOGIC; R:IN STD_LOGIC; W:IN STD_LOGIC; ZB:IN STD_LOGIC_VECTOR(3 DOWNTO 0); F0,F1,F2,F3,F4,F5,F6,F7: OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END JIFEN; ARCHITECTURE ONE OF JIFEN IS SIGNAL K0,K1,K2,K3,K4,K5,K6,K7: STD_LOGIC_VECTOR(7 DOWNTO 0); BEGINPROCESS(W,R,CLEAR,ZB)BEGIN IF (CLEAR=1) THEN K0

20、=00010000;K1=00010000;K2=00010000;K3=00010000;K4=00010000;K5=00010000;K6=00010000; K7 IF (k0(3 DOWNTO 0)=1001 ) THEN k0(3 DOWNTO 0)=0000; k0(7 DOWNTO 4)=k0(7 DOWNTO 4)+1; ELSE k0(3 DOWNTO 0) IF (k1(3 DOWNTO 0)=1001 ) THEN k1(3 DOWNTO 0)=0000; k1(7 DOWNTO 4)=k1(7 DOWNTO 4)+1; ELSE k1(3 DOWNTO 0) IF (

21、k2(3 DOWNTO 0)=1001 ) THEN k2(3 DOWNTO 0)=0000; k0(7 DOWNTO 4)=k2(7 DOWNTO 4)+1; ELSE k2(3 DOWNTO 0) IF (k3(3 DOWNTO 0)=1001 ) THEN k3(3 DOWNTO 0)=0000; k3(7 DOWNTO 4)=k3(7 DOWNTO 4)+1; ELSE k3(3 DOWNTO 0) IF (k4(3 DOWNTO 0)=1001 ) THEN k4(3 DOWNTO 0)=0000; k4(7 DOWNTO 4)=k4(7 DOWNTO 4)+1; ELSE k4(3

22、 DOWNTO 0) IF (k5(3 DOWNTO 0)=1001 ) THEN k5(3 DOWNTO 0)=0000; k5(7 DOWNTO 4)=k5(7 DOWNTO 4)+1; ELSE k5(3 DOWNTO 0) IF (k6(3 DOWNTO 0)=1001 ) THEN k6(3 DOWNTO 0)=0000; k6(7 DOWNTO 4)=k6(7 DOWNTO 4)+1; ELSE k6(3 DOWNTO 0) IF (k7(3 DOWNTO 0)=1001 ) THEN k7(3 DOWNTO 0)=0000; k7(7 DOWNTO 4)=k7(7 DOWNTO

23、4)+1; ELSE k7(3 DOWNTO 0)null; end case; else if w=1then CASE ZB IS WHEN 0001= IF (k0(3 DOWNTO 0)=0000 ) THEN k0(3 DOWNTO 0)=1001; k0(7 DOWNTO 4)=k0(7 DOWNTO 4)-1; ELSE k0(3 DOWNTO 0) IF (k1(3 DOWNTO 0)=0000 ) THEN k1(3 DOWNTO 0)=1001; k1(7 DOWNTO 4)=k1(7 DOWNTO 4)-1; ELSE k1(3 DOWNTO 0) IF (k2(3 DO

24、WNTO 0)=0000 ) THEN k2(3 DOWNTO 0)=1001; k2(7 DOWNTO 4)=k2(7 DOWNTO 4)-1; ELSE k2(3 DOWNTO 0) IF (k3(3 DOWNTO 0)=0000 ) THEN k3(3 DOWNTO 0)=1001; k3(7 DOWNTO 4)=k3(7 DOWNTO 4)-1; ELSE k3(3 DOWNTO 0)IF (k4(3 DOWNTO 0)=0000 ) THEN k4(3 DOWNTO 0)=1001; k4(7 DOWNTO 4)=k4(7 DOWNTO 4)-1; ELSE k4(3 DOWNTO

25、0)IF (k5(3 DOWNTO 0)=0000 ) THEN k5(3 DOWNTO 0)=1001; k5(7 DOWNTO 4)=k5(7 DOWNTO 4)-1; ELSE k5(3 DOWNTO 0) IF (k6(3 DOWNTO 0)=0000 ) THEN k6(3 DOWNTO 0)=1001; k6(7 DOWNTO 4)=k6(7 DOWNTO 4)-1; ELSE k6(3 DOWNTO 0) IF (k7(3 DOWNTO 0)=0000 ) THEN k7(3 DOWNTO 0)=1001; k7(7 DOWNTO 4)=k7(7 DOWNTO 4)-1; ELS

26、E k7(3 DOWNTO 0)null; end case; END IF; END IF; END IF; END PROCESS;F0=K0;F1=K1;F2=K2;F3=K3;F4=K4;F5=K5;F6=K6;F7=K7;END ARCHITECTURE ONE; 4）译码显示模块该模块将抢答成功的组别，时间及各组分数译码送LCD显示，这里采用了实验室资料里的程序。元件图如下：VHDL程序：-File name qdqLCD- 目的：在LCD上按格式显示抢答器的8个2位BCD码分数，抢答的组数，时间-输入：FS1FS8为8组分数的输入，每组两位BCD码-R:复位；TM:时间输入两位B

27、CD码；ZB：组别输入，一位BCD码-提示：可将两位BCD码用总线合并的形式连入-注意：每个总线形式的输入均为LOGIC_VECTOR形式，因此，相应电路的输出要定义为LOGIC-VECTOR 形式，整型形式不能使用。 -CPIN 时钟脉冲输入 按10MHz设计 ;复位RLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity QDQLCD is port (CPIN,CLEAR,BUSY :IN STD_LOGIC; F0,F1,F2,F3,F4,F5,F6,F7,TM :IN STD_LO

28、GIC_VECTOR(7 DOWNTO 0); ZB : IN STD_LOGIC_VECTOR(3 DOWNTO 0); CLK,RST,STROBE,OUTLINE : OUT STD_LOGIC; DATA : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); ADDR : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );end entity ;architecture JGT of QDQLCD is TYPE STATES IS (S0,S1,S2,S3,S4); SIGNAL S: STATES; SIGNAL LCDPT : INTEGER

29、 RANGE 0 TO 25; SIGNAL CPCT : INTEGER RANGE 0 TO 65535; SIGNAL CP: STD_LOGIC; -SIGNAL ASCEW,ASCSN : STD_LOGIC_VECTOR(7 DOWNTO 0);beginPROCESS(CPIN,CLEAR)BEGINCLK=CPIN;IF CLEAR=1 THEN CPCT=65535;ELSIF CPIN=1 AND CPIN EVENT THEN IF CPCT=0 THEN CPCT=65535;CP=NOT CP; ELSE CPCTS2- :Y: 转S3- ;N; NULL-S2:给出

30、STROBE信号。转S1-S1,S2完成初始化固定显示的功能PROCESS(CP,CLEAR)BEGINIF CLEAR=1 THEN S=S0;LCDPT=0;RST S=S1;LCDPT=0;RST RST=0;STROBE=0; IF BUSY=0 THEN LCDPT=LCDPT+1; IF LCDPT=7 THEN S=S3; ELSE S S=S1;STROBE STROBE=0; IF BUSY=0 THEN IF LCDPT=25 THEN LCDPT=7; ELSE LCDPT=LCDPT+1; END IF; S STROBE=1;S NULL; END CASE;END

31、IF; END PROCESS;-选择输出进程(LCDPT)-LCDPT=0,NULL- =16 显示 ZB: TM: E 45H,5 W57H,6 S53H,9 N4EH,10PROCESS(LCDPT)BEGINCASE LCDPT ISWHEN 0 = NULL;WHEN 1= DATA=01011010;ADDR=1001;OUTLINE DATA=01000010;ADDR=1010;OUTLINE DATA=00111010;ADDR=0100;OUTLINE DATA=01010100;ADDR=0010;OUTLINE DATA=01001101;ADDR=0011;OUTLINE DATA=00111010;ADDR=1011;OUTLINEDATA=0011&F0(7 DOWNT