半导体集成电路考试题目及答案.pdf

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1、第一部分考试试题第 0 章绪论1.什么叫半导体集成电路?2.按照半导体集成电路的集成度来分,分为哪些类型,请同时写出它们对应的英文缩写？3.按照器件类型分,半导体集成电路分为哪几类？4.按电路功能或信号类型分,半导体集成电路分为哪几类?5.什么是特征尺寸?它对集成电路工艺有何影响?6.名词解释：集成度、w a fe r s i z e、d i e s i z e、摩尔定律？第 1章集成电路的基本制造工艺1.四层三结的结构的双极型晶体管中隐埋层的作用？2.在制作晶体管的时候，衬底材料电阻率的选取对器件有何影响？。3.简单叙述一下p n结隔离的NPN晶体管的光刻步骤？4.简述硅栅p阱C MO S的

2、光刻步骤?5.以p阱C MO S工艺为基础的B i C MO S的有哪些不足?6.以N阱C MO S工艺为基础的B i C MO S的有哪些优缺点?并请提出改进方法。7.请画出NPN晶体管的版图，并且标注各层掺杂区域类型。8.请画出C MO S反相器的版图,并标注各层掺杂类型和输入输出端子。第 2 章集成电路中的晶体管及其寄生效应1.简述集成双极晶体管的有源寄生效应在其各工作区能否忽略？。2.什么是集成双极晶体管的无源寄生效应？3.什 么 是MOS晶体管的有源寄生效应？4.什么是MOS晶体管的闩锁效应，其对晶体管有什么影响？5.消 除Latch-up效应的方法？6.如何解决MOS器件的场区寄生

3、MOSFET效应？7.如何解决MOS器件中的寄生双极晶体管效应？第 3章集成电路中的无源元件1.双极性集成电路中最常用的电阻器和MOS集成电路中常用的电阻都有哪些？2.集成电路中常用的电容有哪些。3.为什么基区薄层电阻需要修正。4.为什么新的工艺中要用铜布线取代铝布线。5.运用基区扩散电阻，设计一个方块电阻200欧，阻值为1K的电阻，已知耗散功率为2 0 W/C亥电阻上的压降为5V,设计此电阻。第 4 章 TTL电路1.名词解释电压传输特性开门/关门电平逻辑摆幅过渡区宽度输入短路电流输入漏电流静态功耗 瞬态延迟时间 瞬态存储时间 瞬态上升时间 瞬态下降时间瞬时导通时间2.分析四管标准TTL与

4、非 门（稳态时）各管的工作状态？3.在四管标准与非门中，那个管子会对瞬态特性影响最大，并分析原因以及带来那些困难。4.两管与非门有哪些缺点，四管及五管与非门的结构相对于两管与非门在那些地方做了改善，并分析改善部分是如何工作的。四管和五管与非门对静态和动态有那些方面的改进。5.相对于五管与非门六管与非门的结构在那些部分作了改善，分析改进部分是如何工作的。6.画出四管和六管单元与非门传输特性曲线。并说明为什么有源泄放回路改善了传输特性的矩形性。7,四管与非门中，如果高电平过低，低电平过高，分析其原因，如与改善方法，请说出你的想法。8.为什么 TL与非门不能直接并联？9.0 C 门在结构上作了什么改

5、进，它为什么不会出现TTL与非门并联的问题。第5章MOS反相器1.请给出NMOS晶体管的阈值电压公式,并解释各项的物理含义及其对阈值大小的影响（即各项在不同情况下是提高阈值还是降低阚值）。2.什么是器件的亚阈值特性，对器件有什么影响？3.MOS晶体管的短沟道效应是指什么,其对晶体管有什么影响?4.请 以 PMOS晶体管为例解释什么是衬偏效应，并解释其对PMOS晶体管阈值电压和漏源电流的影响。5.什么是沟道长度调制效应，对器件有什么影响？6.为什么MOS晶体管会存在饱和区和非饱和区之分（不考虑沟道调制效应）？7.请画出晶体管的1 一 丫a特性曲线,指出饱和区和非饱和区的工作条件及各自的电流方程（

6、忽略沟道长度调制效应和短沟道效应）。8.给出E/R反相器的电路结构，分析其工作原理及传输特性，并计算VTC曲线上的临界电压值。9.考虑下面的反相器设计问题：给 定VDD=5V,KN=30UA/7,VT O=1 V设计一个Vi=0.2V的电阻负载反相器电路，并确定满足条件时的晶体管的宽长比（W/L）和负载电阻Ri的阻值。10.考虑一个电阻负载反相器电路：V0D=5V,KN=20UA/V ,VT O=O.8V,RL=200KQ,W/L=2.计 算VTC曲线上的临界电压值（Vol、VH、V,L,V,H）及电路的噪声容限,并评价该直流反相器的设计质量。11.设计一个Vi=0.6V的电阻负载反相器,增强

7、型驱动晶体管VT=1V,VDD=5V1）求V和Vw2）求噪声容限VzMl和V N M H12.采用MOSFET作为nMOS反相器的负载器件有哪些优点?13.增强型负载nMOS反相器有哪两种电路结构?简述其优缺点。14.以饱和增强型负载反相器为例分析E/E反相器的工作原理及传输特性。15试比较将nMOS E/E反相器的负载管改为耗尽型nMOSFET后,传输特性有哪些改善?工6.耗尽型负载nMOS反相器相比于增强型负载nMOS反相器有哪些好处?17 有一 nMOS E/D 反相器,若 VB2V,VTD=-2V,KN E/KND=25,VDD=2 V,求此反相器的高、低输出逻辑电平是多少？18.什么

8、是CMOS电 路?简述CMOS反相器的工作原理及特点。19.根 据CMOS反相器的传输特性曲线计算Vn和 小。20.求 解CMOS反相器的逻辑阈值,并说明它与哪些因素有关？21.为什么的PMOS尺寸通常比NMOS的尺寸大？22.考虑一个具有如下参数的CMOS反相器电路:VDD=3.3V VTN=0.6V VT P=-0.7V KN=200UA/V KP=80UA/V计算电路的噪声容限。23.采 用0.35um工艺的CMOS反相器,相关参数如下:VOO=3.3VNMOS:VTN=0.6V UNCO X=60UA/V (W/L)N=8PMOS:VT P=-0.7V HPCOX=25UA/V (W/

9、L)P=12求电路的噪声容限及逻辑阈值。2 4 .设计一个CMOS反相器,NMOS:VTN=0.6V HNCO X=60UA/VPMOS:VT P=-0.7V HPCOX=25UA/V电源电压为 3.3V.LN=Lp=0.8um1)求 VM=1.4V 时的 WN/WP.2)此CMOS反相器制作工艺允许VT N、V的值在标称值有正负15%的变化,假定其他参数仍为标称值,求VM的上下限。2 5 .举例说明什么是有比反相器和无比反相器。26.以CMOS反相器为例,说明什么是静态功耗和动态功耗。2 7 .在图中标注出上升时间t,、下降时间t,、导通延迟时间、截止延迟时间,给出延迟时间tpo的定义。若希

10、望t,=t“WN/WP O第6章CMOS静态逻辑门1.画出F=AB的CMOS组合逻辑门电路。2.用CMOS组合逻辑实现全加器电路。3.计算图示或非门的驱动能力。为保证最坏工作条件下,各逻辑门的驱动能力与标准反相器的特性相同,N管与P管的尺寸应如何选取？4.画出F=K的CMOS组合逻辑门电路,并计算该复合逻辑门的驱动能力。5.简述CMOS静态逻辑门功耗的构成。6.降低电路的功耗有哪些方法?7.比较当FO=1时,下列两种8输入的AND门,那种组合逻辑速度更快？第 7 章传输门逻辑一、填空1 写出传输门电路主要的三种类型和他们的缺点：(1),缺 点：；(2),缺 点：；(3),缺 点：o2.传输门逻

11、辑电路的振幅会由于 减小，信号的 也较复杂，在多段接续时,一般要插入。3.一般的说，传输门逻辑电路适合 逻辑的电路。比如常用的 和二、解答题1.分析下面传输门电路的逻辑功能,并说明方块标明的MOS管的作用。B2.根据下面的电路回答问题:T分析电路,说明电路的B区域完成的是什么功能,设计该部分电路是为了解决NMOS传输门电路的什么问题？3.假定反向器在理想的VDD/2时转换,忽略沟道长度调制和寄生效应,根据下面的传输门电路原理图回答问题。传输晶体管网络 VDD(1)电路的功能是什么？(2)说明电路的静态功耗是否为零,并解释原因。4.分析比较下面2种 电 路 结 构,说 明 图1的工作原理,介绍它

12、和图2所示电路的相同点和不同点。5.根据下面的电路回答问题。已知电路B点的输入电压为2.5V,C点的输入电压为0V。当A点的输入电压如图a时,画出X点 和OUT点的波形,并以此说明NMOS和PMOS传输门的特点。0A点的输入波形6.写出逻辑表达式C=A B的真值表,并根据真值表画出基于传输门的电路原理图。7.相同的电路结构,输入信号不同时,构成不同的逻辑功能。以下电路在不同的输入下可以完成不同的逻辑功能,写出它们的真值表,判断实现的逻辑功能。aa图1图28.分析下面的电路,根据真值表,判断电路实现的逻辑功能。第8章动态逻辑电路一、填空1.对于一般的动态逻辑电路，逻辑部分由输出低电平的 网组成，

13、输出信号与电源之 间 插 入 了 栅 控 制 极 为 时 钟 信 号 的，逻辑网与地之间插入了栅控制极为时钟信号的 O2.对于一个级联的多米诺逻辑电路，在评估阶段：对 PDN网只允许有 跳变，对 PUN网只允许有 跳变,PDN与 PDN相连或PUN与 PUN相 连 时 中 间 应 接 入。二、解答题1.分析电路，已知静态反向器的预充电时间，赋值时间和传输延迟都为T/2。说 明 当 输 入 产 生 一 个 转 换 时 会 发 生 什 么 问 题？当 1-0转换时会如何？如果这样,描述会发生什么并在电路的某处插入一个反向器修正这个问题。2.从逻辑功能，电路规模，速度3方面分析下面2电路的相同点和不

14、同点。从而说明CMOS动态组合逻辑电路的特点。T3.分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同，说明其特点。4.分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同，分析它的工作原理。5.简述动态组合逻辑电路中存在的常见的三种问题，以及他们产生的原因和解决的方法。6.分析下列电路的工作原理，画出输出端OUT的波形。0ABC7.结合下面电路，说明动态组合逻辑电路的工作原理。第9章触发器1.用图说明如何给SR锁存器加时钟控制。2.用 图 说 明 如 何 把S R锁存器连接成D锁 存 器,并 且 给 出 所 画D锁存器的真值表3.画出用与非门表示的S

15、R触发器的MOS管级电路图4.画出用或非门表示的SR触发器的MOS管级电路图5.仔 细 观 察 下 面R S触 发 器 的 版 图，判 断 它 是 或 非 门 实 现 还 是 与 非 门 实 现QRQ$5V6.仔 细 观 察 下 面R S触 发 器 的 版 图，判 断 它 是 或 非 门 实 现 还 是 与 非 门 实 现Q RVD0Z 下图给出的是一个最简单的动态锁存器,判断它是否有阈值损失现象,若有*说明阈值损失的种类,给出两种解决方案并且阐述两种方案的优缺点,若没有,写出真值表。CLKQ8.下图给出的是一个最简单的动态锁存器,判断它是否有阈值损失现象,若有,说明阈值损失的种类.给出两种解

16、决方案并且阐述两种方案的优缺点,若没有,写出真值表。CLKD Q1I T ICLK 9.下图给出的是一个最简单的动态锁存器,判断它是否有阈值损失现象,若有,说明阈值损失的种类,给出两种解决方案并且阐述两种方案的优缺点,若没有,写出真值表。10.解释下面的电路的工作过程画出真值表。（提示注意图中的两个反相器尺寸是不同的）i i .解释下面的电路的工作过程画出真值表。TCLK12.解释静态存储和动态存储的区别和优缺点比较。13.阐述静态存储和动态存储的不同的的存储方法。14.观 察 下 面 的 图，说 明 这 个 存 储 单 元 的 存 储 方 式 存，储 的 机 理。TCLK15.观 察 下 面

17、 的 图，说 明 这 个 存 储 单 元 的 存 储 方 式，存 储 的 机 理。CLKT ICLK16.说明锁存器和触发器的区别并画图说明17.说明电平灵敏和边沿触发的区别,并画图说明18.建立时间19.维持时间20.延迟时间21.连接下面两个锁存器使它们构成主从触发器,并画出所连的主从触发器的输入输出波形图22.简述下时钟重叠的起因所在23.下图所示的是两相时钟发生器,根据时钟信号把下面四点的的波形图画出elk24.反相器的阈值一般可以通过什么进行调节25.施密特触发器的特点26.说明下面电路的工作原理,解释它怎么实现的施密特触发。VOUt27.画出下面施密特触发器的示意版图。VOUt28

18、.同宽长比的PMOS和NMOS谁的阈值要大一些第 10章逻辑功能部件1、根据多路开关真值表画出其组合逻辑结构的CMOS电路图。KiK oY11Do10Di01D200D32、根据多路开关真值表画出其传输门结构的CMOS电路图。KIK oY11Do10Di01D200D33、计算下列多路开关中P管和N管尺寸的比例关系。VDD4、根据下列电路图写出SUM和Co的逻辑关系式，并根据输入波形画出其SUM和Co的输出波形。Voo如hrhrl=tABa5、计算下列逐位进位加法器的延迟，并指出如何减小加法器的延迟。co,FA-*S1一|(=FA-so6、画出传输门结构全加器的电路图，已知下图中的P=AB。7

19、、试分析下列桶型移位器各种sh输入下的输出情况。第1工章存储器一、填空1.可以把一个4M b的SRAM设计成 Hirose90由32块组成的结构，每一块含有128Kb,由1024行和 列的阵列构成。行 地 址（X）、列 地 址（Y）、和 块 地 址（Z）分别为、位宽。2.对一个512x512的NOR 假设平均有50%的输出是低电平，有一已设计电路的静态电流大约等于0.21mA（输出电压为1.5V时），则总静态功耗为,就从计算得到的功耗看，这 个 电 路 设 计 的（“好”或“差”）。3.一般的，存储器由、和 三部分组成。4.半导体存储器按功能可分为：和；非挥发存储器有、和；二、解答题1.确定图

20、1中R O M中存放地址0.1,2和3处和数据值。并以字线W L为例，说明原理。Pull-down loadsSL0 SL1 BL 2 BL 3图 1 一个 4x 4 的 OR ROM2.画一个2x 2的MOS O R型R O M单元阵列，要求地址0,1中存储的数据值分别为01和00。并简述工作原理。3,确定图2中R O M中存放地址0,1,2和3处的数据值。并简述工作原理。BL roi BL Ml BL(21 BL F 3 1图 2 一个 4x4 的 NOR ROM4.画一个2 x 2的MOS NOR型ROM单元阵列，要求地址0,1中存储的数据值分别为01和01。并简述工作原理。5.如图3为

21、一个4 x 4的NOR R O M,假设此电路采用标准的0.25um CMOS工艺实现确定PMOS上拉器件尺寸使最坏的情况下Voi值不会高于1.5V(电源电压为2.5V)O这相当于字线摆为：LV。NMOS 尺寸取(W/L)=4/2。图 4 一个 4x4 的 NAND ROM7.画一个2 x2 的 MOS NAND型 ROM单元阵列，要求地址0,1 中存储的数据值分别为10和 10。并简述工作原理。8,预充电虽然在NOR ROM中工作得很好，但它应用到NAND ROM时却会出现某些严重的问题。请解释这是为什么？9.sram,flash memory,及 dram 的区别?10.给出单管DRAM的

22、原理图。并按图中已给出的波形画出X 波形和BL波形，并大致标出电压值。Write 1 Read 1V 211.试问单管DRAM单元的读出是不是破坏性的？怎样补充这一不足？（选作）有什么办法提高 refresh time?12.给出三管DRAM的原理图。并按图中已给出的波形画出X 和 BL1波形，并大致标出电压值。（选 俏 试问有什么办法提高refresh time?WWL/_RWL/BL 1/13.对 IT DRAM,假设位线电容为lp F,位线预充电电压为1.25VO在存储数据为1 和 0 时单元电容Cs（50fF）上的电压分别等于1.9V和 0V。这相当于电荷传递速率为4.8%。求读操作期

23、间位线上的电压摆幅。14.给出一管单元DRAM的原理图，并给出版图。15.以下两图属于同类型存储器单元。试回答以下问题：(1):它们两个都是哪一种类型存储器单元？分别是什么类型的？(2)：这两种存储单元有什么区别？分别简述工作原理。16.画出六管单元的SRAM晶体管级原理图。并简述其原理。第 12章 模拟集成电路基础1.如图1.1所示的电路，画出跨导对VDS的函数曲线。图 L12.如图1.3所示，假设y7.汨0=0.6V,7=0.4V%,而 2 媒=0.7/。如果丫丫从一 00至心变化，画出漏电流的曲线。ML-1-Vdd图1.76.假设图1.9中的M l被偏置到饱和区,计算电路的小信号电压增益

24、。Vdd图 1.97.比较工作在线性区和饱和区的MOS为负载时的共源级的输出特性。8.在 图 1.10(a)所示的源跟随器电路中，已知(W/L)=20/05 h=2 0 0 7 H o=0-6 V,2 0 O.7V,JU C =50 M /V2 和 y=0.4V%。(a)计算 =L 2 V 时 的 匕”,。(b)如果h 用图1.10(b)中的Mz来实现，求出维持Mz工作在饱和区时(W/八 的最小值。Vdd9.如 图1.11所示,晶体管M得到输入电压的变化 I/,并按比例传送电流至50。的传输线上。在图L U (a)中,传输线的另一端接一个50的电阻；在图l.i i (b)中,传输线的另一端接一

25、个共栅极。假设九=丫=0。计算在低频情况下,两种接法的增益弋 声。V inTU-HS 1.11(a)7dd图 1.11(b)10.什么是差动信号？简单举例说明利用差动信号的优势。11.在 图1.12所示的电路中,M2管的宽度是M i的两倍。计算V川和V g的偏置值相等时的小信号增益。卜 Vin2图 1.1212 .图1.13电路中,用一个电阻而不是电流源来提供1mA的尾电流。已 知：则=25/0.5,ym=0.6/,C.J 5 O卜,4=/=0,VD D=3V.(a)如果Rs、上的压降保持在0.5V,则输入共模电压应为多少？（b）计算差模增益等于5时RD的值。13.在图 1.14(a)中，假设

26、所有的晶体管都相同，画出当Vx从一个大的正值下降时/x和Vs的草图。14.在 图 1.15中,如果所有的管子都工作在饱和区，忽略沟道长度调制，求 的 漏 电 流。16.假设图1.16中所有的晶体管都工作在饱和区，且（W/L）3=（W/L）4,2 =y=0,求 心“的表达式。Vdd图 1.1617.简要叙述与温度无关的带隙基准电压源电路的基本原理。18.图 11.17中，电路被设计成额定增益为1 0,即 l+R/R z=1 0。要求增益误差为1%,确定Ai 的最小值。图 1.17第 13章 A/D、D/A变换器1.简单给出D/A变换器的基本原理2.给出DAC的主要技术指标及含义。3.试比较几种常

27、用的DAC的优缺点。4.一 个D/A变换器有10V的满量程输出，且分辨率小于40m V.问此D/A变换器至少需要多少位？5.在图2.1中所示的T型D/A变换器中，设N=8,，=10Vo当输入分别为10000000Kc.r及01111111时，求输出电压值。Rf=3R图2.16.画出一个简单的用传输门实现的电压定标的3位DAC。7.D/A变换器的设计原则应从几个方面权衡。8.简单给出A/D变换器的基本原理。9.给出AD C的主要技术指标及含义。10.试比较几中常用A/D变换器的优缺点，并指出它们在原理上各有何特点。11.一个4位逐次逼近型A/D变换器，若满量程电压为5 V,请画出输入电压为2.8

28、V时的判决图。第二部分参考答案第 0 章绪论1.通过一系列的加工工艺，将晶体管，二极管等有源器件和电阻，电容等无源元件，按一定电路互连。集成在一块半导体基片上。封装在一个外壳内，执行特定的电路或系统功能。2.小规模集成电路(S S I),中规模集成电路(M S I),大规模集成电路(V S I),超大规模集成电 路(V L S I),特大规模集成电路(U L S I),巨大规模集成电路(G SI)3.双极型(BT)集成电路，单 极 型(M OS)集成电路，Bi-CMOS型集成电路。4.数字集成电路，模拟集成电路，数模混合集成电路。5.集成电路中半导体器件的最小尺寸如MOSFET的最小沟道长度。

29、是衡量集成电路加工和设计水平的重要标志。它的减小使得芯片集成度的直接提高。6.名词解释：集成度：一个芯片上容纳的晶体管的数目wafer size:指包含成千上百个芯片的大圆硅片的直径die size:指没有封装的单个集成电路摩尔定律：集成电路的芯片的集成度三年每三年提四倍而加工尺寸缩小也倍。第 1 章集成电路的基本制造工艺1.减小集电极串联电阻，减小寄生PNP管的影响2.电阻率过大将增大集电极串联电阻，扩大饱和压降，若过小耐压低，结电容增大，且外延时下推大3.第一次光刻：N+隐埋层扩散孔光刻第二次光刻：P隔离扩散孔光刻第三次光刻：P型基区扩散孔光刻第四次光刻：N+发射区扩散孔光刻第五次光刻：引

30、线孔光刻第六次光刻：反刻铝4.P阱光刻，光刻有源区，光刻多晶硅，P+区光刻，N+区光刻，光刻接触孔，光刻铝线5.NPN晶体管电流增益小，集电极串联电阻大，NPN管的C极只能接固定电位6.首先NPN具有较薄的基区，提高了其性能：N阱使得NPN管C极与衬底断开，可根据电路需要接任意电位。缺 点：集电极串联电阻还是太大，影响其双极器件的驱动能力。改进方法在N阱里加隐埋层，使NPN管的集电极电阻减小。提高器件的抗闩锁效应。7.8.第2章集成电路中的晶体管及其寄生效应LPNP管为四层三结晶体管的寄生晶体管，当 NPN晶体管工作在正向工作区时，即 NPN的发射极正偏，集电极反偏，那么寄生晶体管的发射极反偏

31、所以它就截止，对电路没有影响。当 NPN处于反向工作区时，寄生管子工作在正向工作区，它的影响不能忽略。当 NPN工作在饱和区时寄生晶体管也工作在正向工作区，它减小了集电极电流，使反向NPN的发射极电流作为无用电流流向衬底。此时寄生效应也不能忽略2.在实际的集成晶体管中存在着点和存储效应和从晶体管有效基区晶体管要引出端之间的欧姆体电阻，他们会对晶体管的工作产生影响。3.MOS晶体管的有源寄生效应是指MOS集成电路中存在的一些不希望的寄生双极晶体管、场区寄生MOS管和寄生PNPN（闩锁效应）,这些效应对MOS器件的工作稳定性产生极大的影响。4.在 单 阱 工 艺 的 器 件 中（P 阱为例），由于

32、NMOS管源与衬底组成PN结，而 PMOS管的源与衬底也构成一个PN结，两个PN结串联组成PNPN结构，即两个寄生三极管（NPN和PNP),一旦有因素使得寄生三极管有一个微弱导通，两者的正反馈使得电流积聚增加,产生自锁现象。影 响：产生自锁后，如果电源能提供足够大的电流，则由于电流过大，电路将被烧毁。5.版图设计时：为减小寄生电阻Rs和R w,版图设计时采用双阱工艺、多增加电源和地接触孔数目，加粗电源线和地线，对接触进行合理规划布局，减小有害的电位梯度；工艺设计时：降低寄生三极管的电流放大倍数：以N阱CMOS为例，为降低两晶体管的放大倍数，有效提高抗自锁的能力，注意扩散浓度的控制。为减小寄生P

33、NP管的寄生电阻Rs,可在高浓度硅上外延低浓度硅作为衬底，抑制自锁效应。工艺上采用深阱扩散增加基区宽度可以有效降低寄生NPN管的放大倍数；具体应用时：使用时尽量避免各种串扰的引入，注意输出电流不易过大。6.在第二次光刻生成有源区时，进行场氧生长前进行场区离子注入，提高寄生MOSFET的阈值电压，使其不易开启；增加场氧生长厚度，使 寄 生MOSFET的阈值电压绝对值升高，不容易开启。7.(1)增大基区宽度：由工艺决定；(2)使衬底可靠接地或电源。第3章 集成电路中的无源元件1.双极性集成电路中最常用的电阻器是基区扩散电阻 MOS集成电路中常用的电阻有多晶硅电阻和用MOS管形成的电阻。2.反 偏P

34、N结电容和MOS电容器。3.基区薄层电阻扩散完成后，还有多道高温处理工序，所以杂质会进一步往里边推，同时表面的硅会进一步氧化。形成管子后，实际电阻比原来要高，所以需要修正。4.长时间较的电流流过铝条，会产生铝的电迁移的现象，结果是连线的一端生晶须，另一端则产生空洞，严重时甚至会断裂。5.r(L/W)=R=lK L/W=5 l=V/R=lmAP=(|*|*r)/(WL)公式变形W=6.32注 意：这里各单位间的关系，宽度是微米时，要求电流为毫安，功率的单位也要化成相应的微米单位。第4章TTL电路1.名词解释电压传输特性：指电路的输出电压v o随输入电压V i变化而变化的性质或关系(可用曲线表示，

35、与晶体管电压传输特性相似)。开门/关门电平：开门电平V旧min-为保证输出为额定低电平时的最小输入高电平(VON)；关门电平VILmax-为保证输出为额定高电平时的最大输入低电平(VOFF)。逻辑摆幅：-输出电平的最大变化区间，VL=VOH-VOLo过渡区宽度：输出不确定区域(非静态区域)宽度，VW=VIHmin-VILmax。输入短路电流IIL-指电路被测输入端接地，而其它输入端开路时，流过接地输入端的电流。输入漏电流（拉电流，高电平输入电流，输入交叉漏电流）IIH-指电路被测输入端接高电平,而其它输入端接地时，流过接高电平输入端的电流。静态功耗-指某稳定状态下消耗的功率，是电源电压与电源电

36、流之乘积。电路有两个稳态,则有导通功耗和截止功耗，电路静态功耗取两者平均值，称为平均静态功耗。瞬态延迟时间td-从输入电压V i上跳到输出电压V o开始下降的时间间隔。Delay-延迟。瞬态下降时间tf-输出电压V。从高电平VOH下降到低电平VOL的时间间隔。Fall-下降。瞬态存储时间ts-从输入电压V i下跳到输出电压V o开始上升的时间间隔。Storage-存储。瞬态上升时间tr-输出电压V o从低电平VOL上升到高电平VOH的时间间隔。Rise-上升。瞬态导通延迟时间tPH L-（实用电路）从输入电压上升沿中点到输出电压下降沿中点所需要的时间。2.当输入端的信号，有任何一个低电平时：Q

37、 1饱和区 Q 2 截至区 Q 3饱和区 Q 4截至区当输入端的信号全部为高电平时：Q 1反向区 Q2饱和区 Q 3饱和区 Q 4饱和区3.Q 5管影响最大，他不但影响截至时间，还影响导通时间。当输出从低电平向高电平转化时，要 求 Q 5 快速退出饱和区，此时如果再导通时IB5越大，则保和深度约大，时间就越长。当输出从高电平向低电平转化时，希 望 Q 5 快速的存储的电荷放完，此时要求IB5尽可能的大。设计时，IB5的矛盾带来了很大的困难。4.两管与非门：输出高电平低，瞬时特性差。四管与非门：输出采用图腾柱结构Q 3-D ,由于D 是多子器件，他会使Tplh明显下降。D 还起到了点评位移作用，

38、提高了输出电平。五管与非门：达林顿结构作为输出级，Q 4也起到点评位移作用，达林顿电流增益大，输出电阻小，提高电路速度和高电平负载能力。四管和五管在瞬态中都是通过大电流减少Tph静态中提高了负载能力和输出电平。5.六管单元用有源泄放回路RB-RC-Q6代替了 R3由于RB的存在，使 Q 6比 Q 5晚导通，所以Q 2发射基的电流全部流入Q 5的基极，是他们几乎同时导通，改善了传输特性的矩形性，提高了抗干扰能力。当 Q 5饱和后Q 6将会替它分流，限制了 Q 5的饱和度提高了电路速度。在截至时Q 6只能通过电阻复合掉存储电荷，Q 6比 Q 5晚截至，所以Q 5快速退出饱和区。6.六管单元由于六管

39、单元在用了有源泄放回路，使 Q 2-Q 5同时导通，四管单元由于Q 2 进入饱和后，电阻对Q 5 的基极电流有分流作用，四管单元此时是由于Q 2进入饱和区而Q 5还未进入饱和 区 BC段是所对应的传输特性曲线。所以说改善了传输特性的矩形性。7,输出高电平偏低：VCE3和 R5上的电压过大，可以通过减小VCE3和 IC3来实现。输出高电平偏高：VCE5上的电压偏高，可以通过增加IB5来增大Q 5饱和度。8.当电路直接并联后，所有高电平的输出电流全部灌入输出低电平的管子，可能会使输出低电平的管子烧坏。并会使数出低电平抬高，容易造成逻辑混乱。9.去掉TTL门的高电平的驱动级，o c 门输出端用导线连

40、接起来，接到一个公共的上拉电阻上，实施线与，此时就不会出此案大电流灌入，Q 5不会使输出低电平上升造成逻辑混乱。第5章MOS反相器1.答：公 式：VT=DM S-2OF-Lox Cox Cox其 中：MS为了消除半导体和金属的功函数差，金属电极相对于半导体所需要加的外加电压，一般情况下，金属功函数值比半导体的小，MS一般为负。2F是开始出现强反型时半导体表面所需的表面势，也就是跨在空间电荷区上的电压降。对于NMOS数值为正处是为了支撑半导体表面出现强反型所需要的体电荷所需要的外加电压。Cox于 NMOS数值为正尊是为了把绝缘层中正电荷发出的电力线全部吸引到金属电极一侧所需加的外加电压，对于绝缘

41、层中的正电荷，需要加负电压才能其拉到平带，一般为负。Q：是为了调节阈值电压而注入的电荷产生的影响，对 于NMOS,注 入P型杂质，为正值。2.答：器件的亚阈值特性是指在分析MOSFET时，当Vgs 0,源与衬底的PN结反偏，耗尽层电荷增加，要维持原来的导电水平，必须使阈值电压（绝对值）提高，即产生衬偏效应。影 响：使 得PMOS阈值电压向负方向变大，在同样的栅源电压和漏源电压下其漏源电流减小。5.答：M OS晶体管存在速度饱和效应。器件工作时，当漏源电压增大时，实际的反型层沟道长度逐渐减小，即沟道长度是漏源电压的函数，这一效应称为“沟道长度调制效应”。影 响：当漏源电压增加时，速度饱和点在从漏

42、端向源端移动，使得漏源电流随漏源电压增加而增加，即饱和区D和S之间电流源非理想。6.答：晶体管开通后，其漏源电流随着漏源电压而变化。当漏源电压很小时，随着漏源电压的值的增大，沟道内电场强度增加，电流随之增大，呈现非饱和特性；而当漏源电压超过一定值时，由于载流子速度饱和（短沟道）或者沟道夹断（长沟道），其漏源电流基本不随漏源电压发生变化，产生饱和特性。7.答：非饱和区饱和区非饱和区：条 件：0vDSvGS-vTH方 程：/底=C“7W（%s 1不 匕,Li乙饱和区：条 件：OVVG SMH VDS1 W ,方 程：心=y C“77（%H）2乙 LDLDVRV,nW。时，Ml处于截止状态，不产生任

43、何漏极电流。随着输入电压增加而超过VT。时，Ml开始导通，漏极电流不再为0,由于漏源电压VDS=VOUI大于V m-VTO,因而Ml初始处于饱和状态。随着输入电压增加，漏极电流也在增加，输出电压V w开始下降，最终,输入电压大于V而+VTO,M,进入线性工作区。在更大的输入电压下，输出电压继续下降,M,仍处于线性模式。传输特性曲线如图示：1)M VTO 时,M i 截 止,V,t=VOH=VDD2)Vin=VOH二VDD 时，V x t=VO LMI VG S二Vm二VDDVDSVoutVO LVDS13)Vin=M l 时，M.：VGS=Vin=VlLVDSVoutVDS VG S-VTOM

44、I饱和导通IR(VDD-VO UI)/RLIM=1/2 KN(VG S-VTO)2=1/2 KN(V.n-VTO)2v IM=IR,对V in微分,得:-l/R i(d V o u t/d V in)=KN(V.H-VTO)dVou7dV.n=-lVIL=Vin=VTO+1/KNRLA 此时 V向 二VDD-1/2 KNRL4)Vin=VIH 时，Ml：VGS=Vin=VlHV D S Vout*0 VDS VG S-VTOMI非饱和导通IR=(VDO-VO UI)/RLIM-KN(VG S-VTO)VDS-1/2VDS2)=KN (V.n-VTO)Vout-l/2Vout2)IM=IR,对

45、V,n 微分，得：-l/R l(d V oUt/dVin)=KN(Vout+(Vin-VTH)dVout/dVin-Vout(dVout/dVin),.dVout/dVin=-l VlH=Vm=VTo+2Vout-1/KNRL代回等式，得：Vo3=J2VD D/3 KNRL VIH=VTO+78VDD/3 KNRL-1/KNRI9 .解：V(M=Voi时，晶体管非饱和导通，Vin VoH Von(VDD-VO U.)/RL=KN(W/L)(VO O-VTO)VO L-1/2 VO L2)代值解得:Ri(W/L)=2.0 5X105Q可以选择不同的W/L和 区值以满足Vo l=0.2 V,在最终

46、设计中二者的选取还需考虑其他因素，如电路功耗与硅片面积。表中列出了一些设计中W/L和R可能的取值和对应每种取值估算的平均直流功耗。W/LRL(K Q)PDC averag e(u W)12 0 5.058.52102.5117.1368.4175.4451.3233.9541.0292.7634.2350.8由表可见，随着R的减小，直流功耗显著增加，W/L也同时增加。若考虑降低平均直流功耗，可选择较小的宽长比W/L和较大的负载电阻R i,而制造较大的R需要较大面积的硅区，则还需要在功耗和面积之间折中。10.解：KN=KN(W/L)=4 0UA/V2.KNRI=8 V1VK/KNRL=0.147

47、VVu=VTO+1/KNRL=O.925VVH=VTO+J8VD D/3 KNRL-1/KNRL=1.97VVNML=VIL-VO L=0.78VVNMH=VO H-VIH3.03 VVNMI过小，会导致识别输入信号时发生错误。为得到较好的抗噪声性能，较低的信号噪声容限应至少为VD D的1/4,即VDD=5 V时取1.25Vo11.解/OL-/DD-/IQ+1/RL-5/(DDT0+pqRL)-2VQQ/KL代值解得KNRL=2/.VIL=VTO+1/KNRL=1.5 VVIH=VTO+V8VD D/3 KNRL-1/KNRL=3.1 V而 VOH=VDD=5VVNML VlL-VoL 0.9

48、VVNMH=VOH-VIH=1.9 V12.答：采用负载电阻会占用大量的芯片面积，而晶体管占用的硅片面积通常比负载电阻小,并且有源负载反相器电路比无源负载反相器有更好的整体性能。13.答：根据给增强型负载提供不同的栅极偏压，负载晶体管可以工作在饱和区或线性区。饱和增强型负载反相器只要求一个独立的电源和相对简单的制造工艺，并 且VH限制在VOD-VTLO而线性增强型负载反相器的VOH=VDD,噪声容限高，但需要使用两个独立的电源。由于二者的直流功耗较高，大规模的数字电路均不采用增强型负载nMOS反相器。14.-VDD-Dcl_|MLS,-VoutVin L1Ml7777解：1)V,n=0时，M,

49、截止ML：VDSL VGSL=VDD-VOIK=VDD VOL.VDSL VGSL-VTL ML始终饱和导通Vout VoH=VDD-VTL2)VXVDD 时，VOUC=VOLMl:VGSI=Vin=VDDVDSI VoutVoLVDSI VG SI-VTIM l非饱和导通IDSI KNI(VGSI-VTI)VDSI-1/2 VDS=KNI(VDD-VT.)VOL-1/2VO,IDSL=1/2 KNL(VGSL-VTL)2=1/2 KNL(VDD-VOL-VTL)2IDSI=IDSLVOL=g mi(VoD-VTL)/2g mi为使 VOL O,要求 g(nL gmi传输特性曲线如图示：15.

50、VDDDG I T MDn s-VoutVin I ME7777解：1)V in=0,ME 截止MD:耗尽型负载管VTD VGS D -VTDMD始终饱和导通V out=VOH=VDD,改善了高电平传输特性2)Vm=VDD,Vout VOLME:VGSE=Vin=VDDVDSEVoutVOLVDSE VGSE-VTEMI非饱和导通IDSE=KNE(VGSE-VTE)VDSE-1/2 VDSE2=KNE(VDD-VTE)VOL-1/2 VOL2)IDSD-1/2 KND(VGSD-VTD)2=1/2 KNDVTD2IDSI=I DSL.VOL=VTD2 KND/2 KNE(VDD-VTE)低电平