基于epp模式的数据采集卡系统设计大学毕设论文.doc

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1、基于EPP模式的数据采集卡设计基于EPP模式的数据采集卡设计【摘要】随着计算机和电子技术的飞速发展与普及，尤其是把计算机应用到测量领域后，仪器系统和计算机的通信接口出现了许多形式，如通用串口、并行口、内总线等。在PC机上，并口又称为并行接口，采用的是25针D形接头，是一个很重要的外部设备接口，最初它只用来连接打印机，完成文本和图象的输出功能。但是，随着计算机应用技术的不断发展、人们又发现了并行口的许多新用途。如软件加密狗、活动硬盘以及通用芯片编程器等。EPP(Enhanced Parallel Port)增强型并行口传输速率与传输距离适中，实现时不需要外加软件、硬件驱动电路，所以实现简单、成本

2、较低。本文主要介绍的是有关PC机并行打印机接口的另外一种用法。利用本文所述方法制成的并口数据采集卡，可以把模拟信号通过采集卡转换成数字信号由并口连接在计算机上实时地采集并保存起来，构成一个通信系统。把采集到的模拟信号通过一个放大电路把信号运算放大，再通过A/D转换把模拟信号转换成8位数字信号并锁存后输入到RAM存储器中存储，通过地址发生电路与存储器控制电路控制存储器的状态，如果存储器的内存已经存储满，则通过并口进行存储器与计算机的传输，把存储器的内容通过总线缓冲器读入计算机中。关键词：并口连接 A/D转换 存储器 数据/地址控制目录摘要1引言31、计算机接口简介3 1.1并口介绍31.2 串口

3、介绍31.3 USB接口介绍42、EPP协议及其信号定义42.1 EPP协议与其端口定义42.2 EPP操作时序原理52.3 EPP端口寄存器53、 ADC0809芯片性能特点介绍64、设计要求与原理7 4.1、设计要求7 4.2、设计原理85、采集卡的各个模块设计8 5.1 模拟信号放大部分电路8 5.2 A/D转换电路9 5.3 存储器电路和地址发生器电路10 5.4 时序逻辑控制电路11 5.5 时钟产生与控制电路126、总结13致谢辞14参考文献15Abstract16引言随着测试测量和控制应用的快速发展，数据采集(DAQ)成为一个很有市场前景的技术，本文主要介绍了怎样将采集到的数据通

4、过并口与计算机进行通信。数据采集，又称数据获取，是指从传感器和其它待测设备等模拟和数字被测单元中自动采非电量或者电量信号，送到上位机中进行分析、处理。数据采集系统是结合基于计算机或者其他专用测试平台的测量软硬件产品来实现灵活的、用户自定义的测量系统。通常，必须在数据采集设备采集之前调制传感器信号，包括对其进行增益或衰减和隔离,放大,滤波等.对待某些传感器，还需要提供激励信号。数据采集技术已经广泛地应用在各个领域，比如摄像头，麦克风，都是数据采集工具。 被采集数据是已被转换为电讯号的各种物理量，如温度、水位、风速、压力等，可以是模拟量，也可以是数字量。采集一般是采样方式，即隔一定时间（称采样周期

5、）对同一点数据重复采集。采集的数据大多是瞬时值，也可以是某段时间内的一个特征值。准确的数据量测是数据采集的基础。数据量测方法有接触式和非接触式，检测元件多种多样。不论哪种方法和元件，均以不影响被测对象状态和测量环境为前提，以保证数据的正确性。数据采集含义很广，包抱对面状连续物理量的采集。在计算机辅助制图、测图、设计中，对图形或图像数字化过程也可称为数据采集，此时被采集的是几何量（或包括物理量，如灰度）数据。一种具有现场实时数据采集、处理功能的自动化设备。具备实时采集、自动存储、即时显示、即时反馈、自动处理、自动传输功能。为现场数据的真实性、有效性、实时性、可用性提供了保证。 数据采集卡，即实现

6、数据采集(DAQ)功能的计算机扩展卡，可以通过USB、串口、并口、PXI、PCI、PCI Express、火线(1394)、PCMCIA、ISA、Compact Flash等总线接入个人计算机。在计算机广泛应用的今天，数据采集的重要性是十分显著的。它是计算机与外部物理世界连接的桥梁。各种类型信号采集的难易程度差别很大。实际采集时，噪声也可能带来一些不小的麻烦，所以在设计中应该考虑到噪声带来的干扰以及消除干扰的方法。1、计算机接口简介接口类型指的是电子白板与电脑系统采用何种方式进行连接。目前电子白板与电脑连接常见的接口类型：有并口（也有称之为IEEE 1284，Centronics）和串口（也有

7、称之为RS-232接口的）和USB接口。1.1并口介绍 并口又称为并行接口。目前，并行接口主要作为打印机端口，采用的是25 针D 形接头。所谓“并行”，是指8 位数据同时通过并行线进行传送，这样数据传送速度大大提高，但并行传送的线路长度受到限制，因为长度增加，干扰就会增加，数据也就容易出错。目前计算机基本上都配有并口。为了提高接口的性能，及兼容过去的标准，IEEE1284定义了5种工作模式: 、SPP模式：Standard Parallel Port标准并行接口，也称为Compatibility 兼容模式。、Nibble模式：从PC机到外设8-bit数据线，反向4-bit数据线。、Byte模式

8、：8-bit双向传输，速率在50KB/s 到150KB/s之间。、EPP模式：Enhanced Parallel Port增强并行接口，允许任一方向的高速字节传输。、ECP模式：Extended Capabilities Port扩展功能并行接口，允许PC机发送数据块。符合IEEE 1284标准的并口，使用设备ID（Device identification sequence）来实现即插即用（Plug and Play）配置，使并口更易于使用1。虽然现在的计算机接口向着USB方向发展，但是在工业控制领域，并口通信技术仍然有着大规模的应用。1.2串口介绍串口叫做串行接口，现在的PC 机一般有两个

9、串行口COM 1 和COM 2 。串行口不同于并行口之处在于它的数据和控制信息是一位接一位地传送出去的。虽然这样速度会慢一些，但传送距离较并行口更长，因此若要进行较长距离的通信时，应使用串行口。通常COM 1 使用的是9 针D 形连接器，也称之为RS-232接口，而COM 2 有的使用的是老式的DB25 针连接器，也称之为RS-422接口，不过目前已经很少使用。RS-232、RS-422与RS-485都是串行数据接口标准，最初都是由电子工业协会（EIA）制订并发布的，RS-232被定义为一种在低速率串行通讯中增加通讯距离的单端标准。RS-232采取不平衡传输方式，即所谓单端通讯。RS-422由

10、RS-232发展而来，它是为弥补RS-232之不足而提出的，为改进RS-232通信距离短、速率低的缺点，RS-422定义了一种平衡通信接口，将传输速率提高到10Mb/s，传输距离延长到4000英尺（速率低于100kb/s时），并允许在一条平衡总线上连接最多10个接收器。RS-422是一种单机发送、多机接收的单向、平衡传输规范，被命名为TIA/EIA-422-A标准。为扩展应用范围，EIA又于1983年在RS-422基础上制定了RS-485标准，增加了多点、双向通信能力，即允许多个发送器连接到同一条总线上，同时增加了发送器的驱动能力和冲突保护特性，扩展了总线共模范围，后命名为TIA/EIA-48

11、5-A标准2。1.3 USB接口介绍USB 即“Universal Serial Bus”，中文名称为通用串行总线。这是近几年逐步在PC 领域广为应用的新型接口技术。USB接口具有传输速度更快，支持热插拔以及连接多个设备的特点。目前已经在各类外部设备中广泛的被采用。目前USB接口有两种：USB1.1和USB2.0。理论上USB1.1的传输速度可以达到2Mbps/秒，而USB2.0则可以达到速度480Mbps/秒，并且可以向下兼容USB1.1。2、EPP协议及其信号定义2.1 EPP协议与其端口定义EPP 协议源于Intel Xircom 和Zenith 数据系统。作为一个提供高性能并口连接的方

12、法,它仍与SPP 兼容。EPP 协议为并行口外围设备带来了许多便利,它极大地改善了PC 机并行口的数据传输率,使用EPP 协议,系统可以获得500K2MB/ S 的传输速率,这种情况下,并行口外设近似于在ISA 即插即用卡相同的性能水平下工作,从一个与并行口相连的设备获得这种等级的数据传输能力是EPP 协议的主要特征之一。EPP 协议是一种与标准并行口兼容且能完成双向数据传输的协议。该协议定义的并行口更象一个开放的总线,给用户提供了强大的功能和灵活的设计手段。EPP 数据传输协议允许外设可以以适合它处理或储存数据能力的速率接收数据,这就保证了数据完整性和防止数据丢失。这种“速率匹配”对主机和外

13、围设备都是透明的。所有的并行口传输方法都利用了联锁的握手信号,这可以允许外围设备控制其本身操作所需的建立时间。另外在应用EPP 时,需要在计算机的BIOS 设置中将并口模式设成EPP 方式。表2-1 常用的EPP协议的信号定义及描述3 EPP信号名EPP信号方向EPP信号描述对应引脚nwrite输出低电平写，高电平读1ndatastb输出低有效，进行数据读写14Naddstb输出低有效，进行地址读写17ninit输出低有效，复位外设16intr输入外设中断，外设对主机产生中断请求10nwait输入握手信号,低表示开始一个周期,高表示结束一个周期11AD07输入双向数据/地址总线29用户定义双向

14、用户可以灵活定义12用户定义输入用户可以灵活定义13用户定义输入用户可以灵活定义15GND信号地18252.2 Epp操作时序原理PC机通常有两个打印并行口基地址，一个为378H，另外一个为278H。基地址开始的三个低位寄存器主要是为了保证和SPP兼容。EPP利用硬件自动握手实现主机与外设之间的高速双向数据传输，软件只须对相应端口寄存器进行读/写操作。（1）EPP写操作时序如图2-13所示。CPU实现向外设写数据的操作步骤如下：程序对EPP数据寄存器执行写操作；nWrite置低；CPU将有效数据送到数据总线上；nDStrb(nAStrb)变低（只要nWait为低）；主机等待nWait变高，确认

15、数据发送成功；EPP写周期结束。（2）EPP读操作时序如图2-23所示。CPU实现从外设读数据的操作步骤如下：程序对相应EPP端口寄存器执行读操作；nDStrb(nAStrb)置低（如果nWait为低）；主机等待nWait为高，确认数据发送成功；主机从并行口引脚读取数据；nDStrb(nAStrb)置高；EPP读操作周期结束。 t1 t2 t3 t4 t5 t6 t7 t1 t2 t3 t4 t5 t6 t7 图2-1 数据/地址写周期时序 图2-2 数据/地址读周期时序 23 EPP端口寄存器EPP接口除了保留SPP的3个端口寄存器以外，还新增了5个端口寄存器，如表2-27所示。表2-2EP

16、P寄存器定义地 址端口名称方 向基地址+0SPP数据端口写基地址+1EPP状态端口读基地址+2EPP控制端口写基地址+3EPP地址端口读/写基地址+4EPP地址端口读/写基地址+5EPP数据端口读/写基地口+6未定义（32位传输）读/写基地址+7未定义（32位传输）读/写表2-37 EPP状态端口寄存器WAITINTRUSER1USER2USER3TMOUTWAIT：Wait状态位（1有效）；INTR：中断请求状态位（1有效）；USER1USER3：用户自定义；TMOUT：保留（EPP1.7）超时标志位（EPP1.9）。表2-47 EPP控制端口寄存器DIRIRQENASTRBINITDSTR

17、BWRITEDIR：方向位（1输入，0输出）；IRQEN：中断使能位（1有效）；ASTRB：地址选通位（0有效）；INIT：初始化（1有效）；DSTRB：数据选通位（0有效）；WRITE：读/写状态位（0：写，1：读）图2-34 并口外型连接图nW为读写输出信号nWrite，nD为数据输出信号nDatastb，nA为地址输出信号。3、ADC0809芯片性能特点介绍ADC0809是一个逐次逼近型的A/D 转换器,外部供给基准电压;单通道转换时间116us；分辨率为8 位,带有三态输出锁存器,转换结束时,可由CPU 打开三态门,读出8 位的转换结果;有8 个模拟量的输入端,可引入8 路待转换的模拟

18、量。ADC0809 的数据输出结构是内部有可控的三态缓冲器,所以它的数字量输出信号线可以与系统的数据总线直接相连。内部的三态缓冲器由OE 控制,当OE 为高电平时,三态缓冲器打开,将转换结果送出;当OE 为低电平时,三态缓冲器处于阻断状态,内部数据对外部的数据总线没有影响。因此,在实际应用中,如果转换结束,要读取转换结果,则只要在OE 引脚上加一个正脉冲,ADC0809 就会将转换结果送到数据总线上。其芯片电路图如图3-15所示，内部逻辑结构图如图3-25所示。图3-1 ADC0809封装图图3-2 ADC0809内部结构图 4、设计要求与原理4.1设计参数与功能本设计的主要目的是通过学习计算

19、机并行接口的EPP通信协议掌握数据采集卡的设计原理与方法，因此必须对计算机接口通信进行充分理解，以及掌握数据采集的方法与原理。本设计的参数与要实现的功能如下：8路模拟信号输入；输入5V的电压；采集卡的存储器容量为64kb；触发方式采用软件触发；采样频率为100Khz，采用查询方式；如果存储器的内存存储满后，通过计算机并口把存储器的内容读入计算机。4.2 设计原理采集卡的原理图如图4-1所示，其工作原理如下：（1） 首先输入模拟信号通过采集卡的模拟部分，该部分主要由运算放大器构成，可对信号进行放大并将双极性信号转换成单极性信号以便于A/D转换器输入。（2） 信号经A/D转换器模数转换后输出8位数

20、字信号，经锁存器后输入到RAM暂时存储。由于计算机在并口工作方式下数据传送速率不是太快，因此大多在数据采集卡上设计RAM，将数据暂时存放在采集卡上，待一次采集结束后将数据从采集卡的存储器读入到计算机。（3） 地址发生器为存储器提供地址信号，当数据存取满后，地址发生器将产生一个触发脉冲，该触发脉冲一是关断时钟产生电路的时钟输出，二是通知计算机可以将存储器中的数据通过总线缓冲器读入到计算机中。（4） 所有控制信号的输入和输出都通过时序逻辑控制部分进行。由于在数据采集过程中计算机需要对采集的某些过程进行控制，因此需要输出控制信号到外设;计算机也需要知道外设的状态，因此需要将外设的某些状态信号输入到计

21、算机。（5） 时钟产生和控制电路主要由石英晶体振荡电路和时钟控制部分组成，石英晶体振荡电路产生时钟信号；时钟控制部分主要控制时钟的关断、设置A/D转换器和地址发生器的时钟延时。模拟信号模拟部分A/D转换器锁存器存储器地址发生器 时序 逻辑控制控制信号输出状态信号输入 数据缓冲器并 口 总 线时钟产生控制电 路时钟控制时钟输出 图4-1 采集卡的原理方框图5、采集卡的各个模块设计5.1模拟信号放大部分电路一般传感器的输出信号都比较微弱，要将该微弱信号转换成有用的信号以便于后期使用，就要加入信号调理电路，其作用是进行信号放大和去除干扰等。模拟部分主要由运算放大电路组成，包括反向比例放大电路和加法电

22、路，如图5-1所示。比例放大电路主要对输入信号进行适当放大，由图5-1中运算放大器U1成。由于一般的A/D转换器要求正极性电压输入，因此需要把双极性信号转换成单极性信号，此处采用一个加法电路来实现，就是用一个负信号电源加在图5-1中的运放U2的输入端构成。 图5-1 模拟信号放大电路5.2 A/D转换电路本设计中所使用的A/D转换电路芯片是ADC0809，ADC0809是一种8路输入单片模数转换器件，采用逐位逼近式AD转换原理，它的输出输人接口全部为TTL电平，数据输出口线为三态，可以直接接到微机系统总线上，而无需另加IO接口芯片。将数据采集卡的模拟部分经过放大输出的信号通过A/D转换器后，输

23、出8位数字信号并由锁存器锁存，由于A/D转换器ADC0809有8路输入，所以可以进行8路采集。ADDA，ADDB，ADDC三个管脚用来选择输入的信道。ADC0809在本设计电路中主要信号引脚连接说明如下：1、 模拟信号输入IN0IN7： IN0-IN7 为八路模拟电压输入线，加在模拟开关上，工作时采用时分割的方式，轮流进行A/D 转换，在电路中用来作为模拟信号的输入端。2、 地址输入和控制线 ：地址输入和控制线共4 条，其中ADDA、ADDB 和ADDC 为地址输入线，用于选择IN0-IN7 上哪一路模拟电压送给比较器进行A/D 转换。ALE 为地址锁存允许输入线，高电平有效。当ALE 线为高

24、电平时，ADDA、ADDB和ADDC 三条地址线上地址信号得以锁存，经译码器控制八路模拟开关通路工作。其选择通道方式如表5-1所示。表5-15 通道选择表3、数字量输出及控制线：START 为“启动脉冲”输入线，上升沿清零，下降沿启动ADC0809 工作。START 端与时钟产生与控制电路的START 端口连接。EOC 为转换结束输出线，该线高电平表示AD 转换已结束，数字量已锁入 “三态输出锁存器”。D0-D7 为数字量输出线，D7 为最高位。ENABLE 为“输出允许”线，高电平时能使D0-D7 引脚上输出转换后的数字量。4、电源线及其他：CLOCK 为时钟输入线，用于为ADC0809 提

25、供逐次比较所需，一般为640kHz 时钟脉冲。Vcc 为+5V 电源输入线，GND 为地线。+VREF 和-VREF 为参考电压输入线，用于给电阻网络供给标准电压。+VREF 常和VDD 相连，VDD设置为5V,-VREF 常接地。图5-2A/D转换图ADC0809的内部没有时钟电路，所需时钟信号由外界提供，因此有时钟信号引脚。通常使用频率为500KHz的时钟信号由于ADC0809的典型工作频率640 kHz不太容易得到，所以通常使用相近频率且容易获得的信号进行替代。本设计中，晶振始端所产生的频率为2.4576MHz，将该时钟频率经过74HC74四分频后得到600 kHz左右的信号来给ADC0

26、809使用6。ADC0809对输入模拟量要求：信号单极性，电压范围是05V，若信号太小，必须进行放大；输入的模拟量在转换过程中应该保持不变，如若模拟量变化太快，则需在输入前增加采样保持电路。5.3存储器电路和地址发生器电路 该电路主要目的是为存储器提供地址，本设计采用4片74HC163构成16位地址发生器。该地址发生器电路如图5-3所示。地址发生器时钟输入由两个部分组成，一个是时钟电路产生的时钟信号，主要是在信号存取到存储器时为地址发生器提供时钟信号；另外一个是由时序逻辑电路产生的逻辑控制信号，用于将存储器中的数据读出是为发生器提供控制信号。4片74HC163的输出与存储器的16根地址线A0A

27、15，地址范围是64Kb。当地址发生器数到FFFFH时，将产生一个触发脉冲，输入到D触发器的时钟输入端，由于D触发器的D端接VCC（高电平），因此将使D触发器发生翻转，产生高电平信号EOC，该信号通过三态门输入到并口的AD0，计算机在查询到AD0位为高时，知道此时存储器已经存满，可以将存储器数据读入到计算机中，同时该信号将关断时钟产生电路的时钟输出8。MER是存储器读允许信号（低电平有效），当地址发生器计数满后，MER将变为低，表示允许将存储器数据读出。 D触发器中CLR 端是有时序逻辑控制部分产生的，用于对D触发器状态清零，如果计算机将存储器数据全部读入，在开始下一次数据采集前，需要将D 触

28、发器的转台清零。图5-3 地址发生器电路5.4时序逻辑控制电路时序逻辑控制电路如图5-4所示，是并口数据采集设计的核心部分，该模块通过与并口的三根信号线连接（Ndtastb、Naddstb、Nwrite）产生控制信号对整个采集系统进行控制。电路说明如下：Nwait是产生的握手信号，与并口的Nwait脚连接，当计算机执行数据或地址读写命令时，Nwait为高电平。Ndataread在并口从外设读数据时产生，当执行读数据命令时，该信号为低电平，使74HC245有效，从存储器读出的数据D0D7可以输入到并口的数据总线上，同时该信号输入到地址发生器的时钟输入端，为读数据是地址发生器提供时钟。Datawr

29、ite在向外设写数据时产生，当执行写数据命令是，该信号为低电平，使74HC373有效，并口的数据可输出到锁存器从而产生一些控制信号，比如START (采样开始信号)，ADDCLR（地址发生器地址清零信号），CLR（D触发器状态清零信号）等，可以根据实际需要设置更多的控制信号。Addrread信号在外设读地址时产生，当执行地址读命令时，产生低电平信号，使三态门打开，EOC信号（地址发生器计数满后产生的电平信号）输入到并口的地址总线的AD0位，计算机查询到AD0位为高电平时说明此时采集卡的存储器已经存满，计算机可以从存储器读入数据。Addrwrite信号在向外设写地址时产生，当执行写写命令时，产生

30、低电平信号。图5-4 时序逻辑控制电路5.5时钟产生与控制电路时钟的产生和控制电路主要由石英晶体振荡电路和控制电路组成，石英晶体振荡电路产生时钟信号，本设计采用石英晶体、反相器、电阻和电容构成。时钟控制电路主要是由逻辑电路产生，其电路如图5-5所示。START信号由逻辑控制部分产生，用于控制信号采集的开始，为高电平时允许时钟输出，即可以开始采集工作。ADCCLOCK输入到A/D转换器时钟端，可以通过EOC信号控制其是否输出。EOC是地址发生器计数满后产生的触发信号，为高电平是表示存储器已经存满了，将关断A/D转换器的时钟输入从而停止A/D转换。由于A/D转换器的模数转换需要时间，从而存储器的存

31、取也需要时间，因此地址发生器时钟Addrclock应该慢于A/D转换时钟ADCCLOCK，具体数值由A/D转换器的转换时间而定。 图5-5 时钟的产生和控制电路6、总结模拟放大电路的仿真波形如图6-1所示.双极性模拟输入信号通过采集卡的模拟放大部分后，输出信号放大变成单极性的5V信号。 图6-1 模拟放大电路波形时钟产生与控制电路的仿真波形如图6-2所示。晶振电路产生的频率为2.48MHZ,经过74HC74进行四分频后产生的频率为600KHZ左右。满足ADC0809的典型时钟频率要求。 图 6-2 时钟产生与控制电路的波形硬件调试的主要任务是排除硬件故障，其中包括设计错误和工艺性错误。在开始的

32、时候整个电路除了放大电路有用外，其他的电路都没有用，后来发现是74系列的芯片没有接好，LS系列芯片输入脚悬空就是高电平，可以不接，但最好接到高电平上，HC系列输入脚悬空电平不定，所以必须接到固定的高电平或低电平上。用74HC74做四分频电路时，仿真以后得出结果是对的，但是实际电路用示波器测量却不准确。实际焊调试板的时候发生问题用万用表检查各个芯片管脚的电压是否达到正常的工作电压,然后判断是否有存在短路现象等，经一步步修改后把硬件调试好。经过不断的调试后，总体功能基本可以实现，在计算机中的进行BIOS设置，将并口模式设成EPP方式，设置完成后将采集卡与计算机并口连接，经检测采集卡能够与计算机通信

33、，基本满足设计的要求。致谢辞在这次毕业设计工作中，我要感谢电子教研室的所有老师！感谢我的指导老师傅智河老师对我毕业设计与论文过程中的指导与勉励，从前期的选题，后期的电路制作、修改都傅老师都给我悉心的指导。感谢傅老师在论文写作过程中提出的宝贵意见和有益的启发。我深深感觉到傅老师严谨踏实的治学态度和深厚的专业知识与经验。感谢范宜标与温发林老师在实验电路调试中给我的无私帮助。祝福所有的老师，工作顺利，万事如意！感谢我的同学！你们在我情绪低落的时候给了我鼓励，在我遇到难题时给了我帮助希望你们在今后的日子里尽快找到一个好的归宿，因为我知道，最近一段时间，你们大多数人还要奔波于工作。别的不多说了，希望大家

34、找份好的工作，分开以后常联系！最后，再次感谢所有给予过我帮助的人！谢谢！时光如白驹过隙，随着毕业设计与论文的结尾，短暂而又充实的四年大学生涯也将落下帷幕。四年来，给我帮助的人太多太多，我要感谢的人数不胜数，这几百字的致谢辞，不足以表达此时的心情。我只能在今后的工作和学习中更加努力，用行动来表达一切，我会把每一份关怀，每一份勉励都铭记、珍藏。参考文献： 1.崖少云,张长会,李学京等; 基于EPP的数据采集系统J; 机械与电子; 2004年05期; 68-702刘晓滨,王孝,冯振声; 并口在数据采集中的应用J; 计算机测量与控制; 2003年02期; 47-49+563.徐晓东,刘江虹; 并行口E

35、PP模式的应用J; 内蒙古大学学报(自然科学版); 2003年06期; 82-854. 5.符冬阳,贺贵明; 增强并行口EPP协议及其应用 J;计算机应用; 2001年10期; 64-65 6.肖忠祥；石油工业出版社;数据采集原理版本M;2006年5月;5-2117.黄永平,宫克存; 微机并行口5种工作模式的探讨J; 长春邮电学院学报; 2000年01期; 44-518.岳云峰; 并行口在EPP模式下的应用J; 应用科技; 2002年06期; 21-22+109.向晓安,古天祥; 数据采集系统中增强型并行(EPP)接口电路的设计J; 电测与仪表; 2001年03期; 28-29+27 10.B

36、ase on the pattern of EPP data acquisition card designCollege：Physics Mechanical & Electrical engineering Profession:Electronic information engineering Number:200402230 Author:Lin bin Teacher:Fu zhi he【Abstract】With the development and popularization of computer and electronic technology, especially

37、 the computer are used in the measurement field, the instrument system and computers correspondence connection appeared many forms, Serial port, parallel port,and so on Parallel port what uses is 25 needle D shape attachment, It is a very important external instrumentation connection, at first it on

38、ly uses for to connect the printer, completes the text and the image output function.As the development of computer, people have discovered many new uses of the parallel port. Parallel port have many advantage ,such as the transmitting range is moderate, does not need the sur- software, the hardware

39、 circuit, therefore realizes, the cost is to be low. This design to make a instruction of the data acquisition card.The amplified circuit which amplified a circuit the signal operation enlarges, joins the bipolarity signal conversion unipolarity signal again by the adding circuit.The A/D circuit put

40、 the simulated signal transforms 8 digital signals and the save the outputs to the RAM memory .The address and the memory controlled circuit control memorys condition, if the memory already saved fully, carries on the memory and computers transmission through the Parallel port.Key words：Parallel Port Link EPP Protocol Memory Data/Address control16