第3章 组合逻辑电路精选PPT.ppt

《第3章 组合逻辑电路精选PPT.ppt》由会员分享，可在线阅读，更多相关《第3章 组合逻辑电路精选PPT.ppt（71页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、第3章 组合逻辑电路 71页2023/4/161第1页，本讲稿共71页组合电路：组合电路：输出仅由输入决定，与电路当前状态无关；电路输出仅由输入决定，与电路当前状态无关；电路结构中结构中无反馈回路无反馈回路（无记忆）（无记忆）3.1 3.1 组合逻辑电路的分析与设计方法组合逻辑电路的分析与设计方法2023/4/162第2页，本讲稿共71页1 1、逐级标注。2 2、逐级写出表达式，最后得到以输入变量表示的输出函数表达式。用卡诺图或公式法化简。3 3、列真值表。4 4、说明电路的逻辑功能。如何用电路实现。分析分析(电路电路功能功能)一般步骤为一般步骤为3.1.1 3.1.1 组合逻辑电路的分析组合

2、逻辑电路的分析2023/4/163第3页，本讲稿共71页逻辑图逻辑图逻辑表达逻辑表达式式 1 1 最简与或最简与或表达式表达式化化简简 2 2 逐级写出例：例：2023/4/164第4页，本讲稿共71页最简与或最简与或表达式表达式 3 真值表真值表 3 4 电路的逻电路的逻辑功能辑功能是一种是一种3 3人表决人表决电路：电路：只要有只要有2票或票或3票同意，票同意，表决就通过。表决就通过。4 2023/4/165第5页，本讲稿共71页逻辑图逻辑图逻辑表达逻辑表达式式例：例：最简与或最简与或表达式表达式2023/4/166第6页，本讲稿共71页真值表真值表用与非门实现用与非门实现输出Y只与输入A

3、、B有关，而与输入C无关。Y和A、B的逻辑关系为：A、B中只要一个为0，Y=1；A、B全为1时，Y=0。所以Y和A、B的逻辑关系为与非运算关系。电路的逻辑功能电路的逻辑功能2023/4/167第7页，本讲稿共71页设计设计(功能功能电路电路)设计一般步骤为1、功能描述（、功能描述（确定输入变量和输出函数及它们之间的逻辑关系）。2、列真值表。、列真值表。3、化简成最简表达式最简表达式。4、根据最简表达式或适当变形后的函数表达式，画出逻辑图。画出逻辑图。3.1.2 3.1.2 组合逻辑电路的设计组合逻辑电路的设计2023/4/168第8页，本讲稿共71页真值表真值表电路功电路功能描述能描述例例例例

4、：设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。设楼上开关为A，楼下开关为B，灯泡为Y。并设A、B闭合时为1，断开时为0；灯亮时Y为1，灯灭时Y为0。根据逻辑要求列出真值表。2023/4/169第9页，本讲稿共71页逻辑表达式或逻辑表达式或化简化简已为最简与或表达已为最简与或表达式式逻辑变换逻辑变换逻辑电逻辑电路图路图用与非门实现用异或门实现2023/4/1610第10页，本讲稿共71页真值表真值表电路功电路功能描述能描述逻辑表达式逻辑表达式例例：用与非门设计一

5、个举重裁判表决电路。设举重比赛有用与非门设计一个举重裁判表决电路。设举重比赛有3个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。才亮。设主裁判为变量设主裁判为变量A，副裁判分别为，副裁判分别为B和和C；表示成功与否的灯为；表示成功与否的灯为Y，根据逻辑要求列出真值表。，根据逻辑要求列出真值表。2023/4/1611第

6、11页，本讲稿共71页卡诺图卡诺图最简与或最简与或表达式表达式化简逻辑变换逻辑变换逻辑电路逻辑电路图图化简111Y=AB+AC2023/4/1612第12页，本讲稿共71页3.1.3 3.1.3 组合电路中的竞争冒险组合电路中的竞争冒险1 1、产生竞争冒险的原因、产生竞争冒险的原因 在组合电路中，当输入信号的状态改变时，输出端可能会出现不正常的干扰信号，使电路产生错误的输出，这种现象称为竞争冒险。产生竞争冒险的原因：主要是门电路的延迟时间产生的。2023/4/1613第13页，本讲稿共71页平均传输延迟时间平均传输延迟时间tPdtPd=(tPHL+tPLH)/2负脉冲0冒险正脉冲1冒险2023

7、/4/1614第14页，本讲稿共71页例：例：已知电路图如图，判断电路是否存在冒险，画出消除冒险的电路。已知电路图如图，判断电路是否存在冒险，画出消除冒险的电路。2 2、判断判断竞争冒险的方法竞争冒险的方法2023/4/1615第15页，本讲稿共71页(a)有冒险电路有冒险电路 (b)无冒险电路无冒险电路2023/4/1616第16页，本讲稿共71页卡诺图法卡诺图法判断竞争冒险判断竞争冒险有圈相切，则有竞争冒险有圈相切，则有竞争冒险例：例：增加增加冗余项，冗余项，消除竞争冒险消除竞争冒险2023/4/1617第17页，本讲稿共71页小结小结组组合合电电路路的的特特点点：在在任任何何时时刻刻的的

8、输输出出只只取取决决于于当当时时的的输输入入信信号号，而与电路原来所处的状态无关。，而与电路原来所处的状态无关。组组合合电电路路的的逻逻辑辑功功能能可可用用逻逻辑辑图图、真真值值表表、逻逻辑辑表表达达式式、卡卡诺诺图图和和波波形形图图等等5 5种种方方法法来来描描述述，它它们们在在本本质质上上是是相相通通的的，可可以以互互相相转转换。换。组组合合电电路路的的分分析析步步骤骤：逻逻辑辑图图写写出出逻逻辑辑表表达达式式化化简简列列真值表真值表逻辑功能描述。逻辑功能描述。组组合合电电路路的的设设计计步步骤骤：列列出出真真值值表表写写出出逻逻辑辑表表达达式式或或画画出出卡诺图卡诺图逻辑表达式化简和变换

9、逻辑表达式化简和变换画出逻辑图。画出逻辑图。2023/4/1618第18页，本讲稿共71页1 1、半加器、半加器3.2.1 3.2.1 半加器和全加器半加器和全加器 两个两个1位位二进制数进行相加而求得和及进位的逻辑电路称为半加器。二进制数进行相加而求得和及进位的逻辑电路称为半加器。加数本位的和向高位的进位3.2 3.2 加法器加法器2023/4/1619第19页，本讲稿共71页2 2、全加器、全加器Ai、Bi：加数，Ci-1：低位来的进位，Si：本位的和，Ci：向高位的进位。对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。2023

10、/4/1620第20页，本讲稿共71页全加器的逻辑图和逻辑符号全加器的逻辑图和逻辑符号2023/4/1621第21页，本讲稿共71页 用用与门与门和和或门或门实现实现2023/4/1622第22页，本讲稿共71页 用用与或非门与或非门实现实现先求先求Si和和Ci。为此，合并值为。为此，合并值为0的最小项。的最小项。再取反，得再取反，得：2023/4/1623第23页，本讲稿共71页2023/4/1624第24页，本讲稿共71页实现实现多位二进制数多位二进制数相加的电路称为相加的电路称为加法器加法器。1 1、串行进位加法器、串行进位加法器3.2.2 3.2.2 加法器加法器构成构成构成构成：把：

11、把n位全加器串联起来，低位全加器的进位输出连接到相邻位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。的高位全加器的进位输入。特点特点特点特点：进位信号是由低位向高位逐级传递的，速度不高。：进位信号是由低位向高位逐级传递的，速度不高。2023/4/1625第25页，本讲稿共71页2 2、并行进位加法器（、并行进位加法器（超前进位加法器超前进位加法器）进位生成项进位生成项进位传递条件进位传递条件进位表达式进位表达式和表达式和表达式4 4位超前进位加法器递位超前进位加法器递推公式推公式2023/4/1626第26页，本讲稿共71页超前进位发生器超前进位发生器超前进位发生器超前

12、进位发生器2023/4/1627第27页，本讲稿共71页加法器的级连（扩展）加法器的级连（扩展）2023/4/1628第28页，本讲稿共71页加法器的应用加法器的应用8421 BCD码转换为余码转换为余3码码BCDBCD码码+0011=+0011=余余3 3码码位 权（位的权数）：每一位的大小都对应着该位上的数码乘上一个固定的数，这个固定的数就是这一位的权数。权数是一个幂。2023/4/1629第29页，本讲稿共71页小结小结 能能对对两两个个1 1位位二二进进制制数数进进行行相相加加而而求求得得和和及及进进位位的的逻逻辑辑电电路路称称为为半半加器。加器。能能对对两两个个1 1位位二二进进制制

13、数数进进行行相相加加并并考考虑虑低低位位来来的的进进位位，即即相相当当于于3 3个个1 1位位二进制数的相加，求得和及进位的逻辑电路称为二进制数的相加，求得和及进位的逻辑电路称为全加器。全加器。实现多位二进制数相加的电路称为实现多位二进制数相加的电路称为加法器。加法器。按按照照进进位位方方式式的的不不同同，加加法法器器分分为为串串行行进进位位加加法法器器和和超超前前进进位位加加法法器器两两种种。串串行行进进位位加加法法器器电电路路简简单单、但但速速度度较较慢慢，超超前前进进位位加法器速度较快、但电路复杂。加法器速度较快、但电路复杂。2023/4/1630第30页，本讲稿共71页 比较两个比较两

14、个1位二进制数的大小或是否相等的逻辑电路称为数位二进制数的大小或是否相等的逻辑电路称为数值比较器，简称值比较器，简称比较器。比较器。3.3.1 13.3.1 1位数值比较器位数值比较器设设1大，大，0小，小，AB时时L11；AB时时L21；AB时时L31。得。得1位位数值比较器的真值表。数值比较器的真值表。3.3 3.3 数值比较器数值比较器2023/4/1631第31页，本讲稿共71页逻逻辑辑表表达达式式逻逻辑辑图图 数值比较器的输入数值比较器的输入是要进行比较的两个是要进行比较的两个1位位二进制数，输出是比较二进制数，输出是比较的结果。的结果。2023/4/1632第32页，本讲稿共71页

15、 用文字、符号或者数码表示特定对象的过程，都可以叫做用文字、符号或者数码表示特定对象的过程，都可以叫做编码。编码。在日常生活中就经常遇到编码的问题。例如，家长给孩子取名字，开运动在日常生活中就经常遇到编码的问题。例如，家长给孩子取名字，开运动会给运动员编号会给运动员编号，都是编码。不过孩子取名字用的是汉字，运动员编号用的是十，都是编码。不过孩子取名字用的是汉字，运动员编号用的是十进制数。进制数。3.4 3.4 编码器编码器实现编码操作的电路称为实现编码操作的电路称为编码器。编码器。I0 I1 I2 I3 I4 I5 I6 I7 2023/4/1633第33页，本讲稿共71页3.4.1 3.4.

16、1 二进制编码器二进制编码器1 1、3 3位二进制编码器位二进制编码器用n位二进制代码对2个信号进行编码的电路称为二进制编码器 输入端不允许有两个或者两个以上的信号同时存在，即某一给定时刻，该编码器只能对个输入信号进行编码，即输入信号II是一组相互排斥的变量。I0 I1 I2 I3 I4 I5 I6 I7 简化真值表简化真值表2023/4/1634第34页，本讲稿共71页逻逻辑辑表表达达式式逻辑图逻辑图2023/4/1635第35页，本讲稿共71页 前面讲的编码器，输入信号都是互相排斥的，不允许有两个或者两个以上的信号同时存在。2 2、3 3位二进制优先编码器位二进制优先编码器 而优先编码器中

17、则不同，允许几个信号同时输入，但每一时刻输出端只给出优先级别较高的那个输入信号所对应的代码，不处理级别低的信号。2023/4/1636第36页，本讲稿共71页集成集成3 3位二进制优先编码器位二进制优先编码器74LS14874LS148的真值表的真值表输入：输入：逻辑逻辑0(0(低电平）有效低电平）有效输出：输出：逻辑逻辑0(0(低电平）有效低电平）有效2023/4/1637第37页，本讲稿共71页2023/4/1638第38页，本讲稿共71页2023/4/1639第39页，本讲稿共71页 能将十进制数的十个数字0、1、2、3、4、5、6、7、8、9编成二进制代码的电路，叫做二十进制编码器。其

18、输入是9十个数字，输出二十进制码，简称（inaryCodedDecimal）码。根据2nN10，一般取n4。四位二进制代码共有16种组合，取其中任何十种均可表示09十个输入信号。3.4.2 3.4.2 二二-十进制编码器十进制编码器2023/4/1640第40页，本讲稿共71页8421 BCD8421 BCD码编码器码编码器输输入入1 10 0个个互互斥斥的的数数码码输输出出4 4位位二二进进制制代代码码真真值值表表2023/4/1641第41页，本讲稿共71页逻辑表达式逻辑表达式逻辑图逻辑图2023/4/1642第42页，本讲稿共71页 把代码状态的特定含义翻译出来的过程称为译码，实现译码操

19、作的电路称为译码器。3.5.1 3.5.1 二进制译码器二进制译码器 设二进制译码器的输入端为n个，则输出端为2n个，且对应于输入代码的每一种状态，2n个输出中只有一个为1（或为0），其余全为0（或为1）。3.5 3.5 译码器译码器2023/4/1643第43页，本讲稿共71页1 1、3 3位二进制译码器位二进制译码器输输入入：3位二进制代码位二进制代码输输出出：8个互斥的信号个互斥的信号2023/4/1644第44页，本讲稿共71页逻辑表达式逻辑表达式逻辑图逻辑图2023/4/1645第45页，本讲稿共71页A2、A1、A0为二进制译码输入端，为译码输出端（低电平有效），G1、为选通控制端

20、。当G11、时，译码器处于工作状态；当G10、时，译码器处于禁止状态。2 2、集成二进制译码器、集成二进制译码器74LS13874LS1382023/4/1646第46页，本讲稿共71页真值表真值表输输入入：二进制码：二进制码输输出出：低电平有效：低电平有效2023/4/1647第47页，本讲稿共71页二二-十进制译码器的输入是十进制数的十进制译码器的输入是十进制数的4位二进制编码（位二进制编码（BCD码）码），分别用，分别用A3、A2、A1、A0表示；输出的是与表示；输出的是与10个十进制数字相个十进制数字相对应的对应的10个信号，用个信号，用Y9Y0表示。由于二表示。由于二-十进制译码器有

21、十进制译码器有4根输入根输入线，线，10根输出线，所以根输出线，所以又称为又称为4线线-10线译码器。线译码器。3.5.2 3.5.2 二二-十进制译码器十进制译码器1 1、8421 BCD8421 BCD码译码器码译码器把把二二-十十进进制制代代码码翻翻译译成成10个个十十进进制制数数字字信信号号的的电电路路，称称为为二二-十十进制译码器。进制译码器。2023/4/1648第48页，本讲稿共71页真值表真值表2023/4/1649第49页，本讲稿共71页逻辑表达式逻辑表达式逻辑图逻辑图2023/4/1650第50页，本讲稿共71页将将与门换成与非门与门换成与非门，则输出为反变量，即为低电平有

22、效，则输出为反变量，即为低电平有效。2023/4/1651第51页，本讲稿共71页3.5.3 3.5.3 显示译码器显示译码器将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为地显示出来的电路，称为显示译码器。显示译码器。分为半导体显示器分为半导体显示器(称为称为LED数码数码管管)，液晶显示器，液晶显示器(称为称为LCD数码管数码管)。1 1、数码显示器原理、数码显示器原理2023/4/1652第52页，本讲稿共71页2023/4/1653第53页，本讲稿共71页b=c=f=g=1，a=d=e=0时时

23、c=d=e=f=g=1，a=b=0时时共阴极共阴极2023/4/1654第54页，本讲稿共71页2 2、显示译码真值表、显示译码真值表2023/4/1655第55页，本讲稿共71页a的卡诺图的卡诺图2023/4/1656第56页，本讲稿共71页b的卡诺图的卡诺图c的卡诺图的卡诺图2023/4/1657第57页，本讲稿共71页d的卡诺图的卡诺图e的卡诺图的卡诺图2023/4/1658第58页，本讲稿共71页f的卡诺图的卡诺图g的卡诺图的卡诺图2023/4/1659第59页，本讲稿共71页逻辑表达式逻辑表达式2023/4/1660第60页，本讲稿共71页逻辑图逻辑图2023/4/1661第61页，

24、本讲稿共71页2 2、集成显示译码器、集成显示译码器74LS4874LS48引脚排列图引脚排列图2023/4/1662第62页，本讲稿共71页 n个输入变量的译码器可提供为2n个最小项输出，因此，译码器可用作最小项发生器。组合逻辑函数总能表示成最小项之和的形式，所以，利用译码器和逻辑门电路可以实现逻辑函数。3.5.4 3.5.4 译码器的应用译码器的应用用译码器实现逻辑函数用译码器实现逻辑函数 书书p72p72例例 用74138实现下列函数 解：将函数转换成最小项之和的表达式，最小项之和2023/4/1663第63页，本讲稿共71页于是有 2023/4/1664第64页，本讲稿共71页小结小结

25、 *把代码状态的特定含义翻译出来的过程称为译码，实现译码把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为操作的电路称为译码器。译码器。实际上译码器就是把一种代码转换为另实际上译码器就是把一种代码转换为另一种代码的电路。一种代码的电路。*译译码码器器分分二二进进制制译译码码器器、十十进进制制译译码码器器及及字字符符显显示示译译码码器器，各种译码器的工作原理类似，设计方法也相同。各种译码器的工作原理类似，设计方法也相同。*二二进进制制译译码码器器能能产产生生输输入入变变量量的的全全部部最最小小项项，而而任任一一组组合合逻逻辑辑函函数数总总能能表表示示成成最最小小项项之之和和的的形

26、形式式，所所以以，由由二二进进制制译译码码器器加加上上或或门即可门即可实现任何组合逻辑函数。实现任何组合逻辑函数。2023/4/1665第65页，本讲稿共71页3.6.1 43.6.1 4选选1 1数据选择器数据选择器真值表真值表逻辑表达式逻辑表达式地址地址码输入输入数据数据由地址码决定从路输入中选择哪路输出。3.6 3.6 数据选择器数据选择器 p66 p662023/4/1666第66页，本讲稿共71页逻辑图逻辑图2023/4/1667第67页，本讲稿共71页3.6.2 集成数据选择器集成数据选择器 （选通控制端选通控制端S）集成双集成双4 4选选1 1数据选择器数据选择器74LS15374LS153选通控制端选通控制端S S为低电平有效，即为低电平有效，即S=0S=0时芯片被选时芯片被选中，处于工作状态；中，处于工作状态；S=1S=1时芯片被禁止时芯片被禁止Y0Y0。2023/4/1668第68页，本讲稿共71页3.7.1 13.7.1 1路路-4-4路数据分配器路数据分配器由地址码决定将1位输入数据送给哪路输出。逻辑表达式逻辑表达式地地址址输输入入数数据据3.7 3.7 数据分配器数据分配器2023/4/1669第69页，本讲稿共71页逻辑图逻辑图2023/4/1670第70页，本讲稿共71页第3章结 束2023/4/1671第71页，本讲稿共71页