异步计数器学习.pptx

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1、内容：异步计数器 1）异步二进制计数器 2）异步十进制加法计数器 3）集成异步计数器目的与要求：1.掌握计数器的概念、分类。2.掌握异步二进制计数器的设计思想、电路结构、工作原理、逻辑功能。3.了解异步十进制计数器的分析方法、逻辑功能描述。4.掌握74LS290的逻辑功能、应用（级联法、反馈归零法）。重点与难点：1.计数器的逻辑功能描述，特别是时序图。2.基本概念：计数器、模、分频器。3.MSI 74LS290的逻辑功能、应用（级联法、反馈归零）。4.异步置0和置9功能的正确理解。第1页/共40页课堂讨论：1.异步二进制计数器的设计思想？2.若考虑延迟时间，异步计数器的状态从1111 0000

2、的过程？现代教学方法与手段：大屏幕投影复习（提问）：1.怎样由JK、D触发器实现T触发器？2.二进制加法的进位规则？第2页/共40页计数器计数器一、计数器：用来统计输入计数脉冲CP个数的电路。计数器的“模”（M）：计数器累计输入脉冲的最大数目。即电路的有效状态数。如若M=6，则称为6进制计数器。二、计数器的分类 1.按计数进制分 二进制计数器：按二进制数运算规律进行计数的电路。十进制计数器：按十进制数运算规律进行计数的电路。任意进制计数器：上述两种计数器之外的其它进制计数器的统称。如五进制计数器、六十进制计数器等。第3页/共40页2.按计数增减分加法计数器：随着计数脉冲的输入作递增计数的电路。

3、减法计数器：随着计数脉冲的输入作递减计数的电路。加/减计数器：在加/减控制信号作用下，可递增计数也可递减计数的电路。又称为可逆计数器。3.按计数器中触发器翻转是否同步分 异步计数器：计数脉冲只加到部分触发器的时钟脉冲输入端上，而其它触发器的触发信号则由电路内部提供，应翻转的触发器状态更新有先有后的计数器。同步计数器：计数脉冲同时加到所有触发器的时钟脉冲输入端，使应翻转的触发器同时翻转的计数器。显然，同步计数器的计数速度要比异步计数器快得多。第4页/共40页一、异步计数器一、异步计数器复习提问：1）怎样由JK触发器、D触发器实现T触发器？2）二进制的进位规则？因此各触发器应满足两个条件（加计数）

4、1）每当CP有效触发沿到来时，触发器翻转一次。2）只有当低位触发器Q由1 0（下降沿）时，向高位CP端输出一个进位信号（有效触发沿），高位触发器翻转，计数加1。逢二进一借一当二第5页/共40页3位二进制异步加法计数器位二进制异步加法计数器状态图选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。输出方程：第6页/共40页时钟方程：时序图FF0每输入一个时钟脉冲翻转一次，FF1在Q0由1变0时翻转，FF2在Q1由1变0时翻转。第7页/共40页3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T型。驱动方程电路图第8页/共40页3位二进制异步

5、减法计数器位二进制异步减法计数器状态图选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。输出方程：第9页/共40页时钟方程：时序图：FF0每输入一个时钟脉冲翻转一次。FF1在Q0由0变1时翻转。FF2在Q1由0变1时翻转。第10页/共40页3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T型。驱动方程：电路图：第11页/共40页二进制异步计数器二进制异步计数器级间连接规律级间连接规律第12页/共40页4位集成二进制异步加法计数器位集成二进制异步加法计数器74LS197CR=0时异步清零。CR=1、CT/LD=0时异步置数。CR=CT/

6、LD=1时，异步加法计数。若将输入时钟脉冲CP加在CP0端、把Q0与CP1连接起来，则构成4位二进制即16进制异步加法计数器。若将CP加在CP1端，则构成3位二进制即8进制计数器，FF0不工作。如果只将CP加在CP0端，CP1接0或1，则形成1位二进制即二进制计数器。第13页/共40页选用4个CP上升沿触发的D触发器，分别用FF0、FF1、FF2、FF3表示。状态图输出方程：十进制异步加法计数器十进制异步加法计数器第14页/共40页时序图时钟方程FF0每输入一个CP翻转一次，只能选CP。选择时钟脉冲的一个基本原则：在满足翻转要求的条选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少

7、越好。件下，触发沿越少越好。FF1在t2、t4、t6、t8时刻翻转，可选Q0。FF2在t4、t8时刻翻转，可选Q1。FF3在t8、t10时刻翻转，可选Q0。第15页/共40页状态方程第16页/共40页比较，得驱动方程电路图将无效状态10101111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。第17页/共40页十进制异步减法计数器十进制异步减法计数器选用4个CP上升沿触发的JK触发器，分别用FF0、FF1、FF2、FF3表示。状态图输出方程：第18页/共40页时序图时钟方程FF0每输入一个CP翻转一次，只能选CP。选择时钟脉冲的一个基本原则：在满足翻转要求

8、的条选择时钟脉冲的一个基本原则：在满足翻转要求的条件下，触发沿越少越好。件下，触发沿越少越好。FF1在t2、t4、t6、t8时刻翻转，可选Q0。FF2在t4、t8时刻翻转，可选Q1。FF3在t8、t10时刻翻转，可选Q0。第19页/共40页状态方程第20页/共40页比较，得驱动方程电路图将无效状态10101111分别代入状态方程进行计算，可以验证在CP脉冲作用下都能回到有效状态，电路能够自启动。第21页/共40页集成集成十进十进制异制异步计步计数器数器74LS90第22页/共40页1.由JK触发器组成的4位异步二进制加法计数器1）电路结构2）工作原理 异步置0端 上加负脉冲，各触发器置0。正常

9、计数时，为高电平。只要低位触发器由1状态翻转到0状态，相邻高位触发器接收到有效CP触发沿，该触发器的状态就翻转。第23页/共40页3）状态转移顺序第24页/共40页4）工作波形（时序图）可见这是一个十六进制计数器。输入的计数脉冲每经过一级触发器，周期增加一倍，即频率降低一半。一位二进制计数器就是一个2分频器。16进制计数器就是一个16分频器。第25页/共40页各触发器应满足两个条件（减计数）1）每当CP有效触发沿到来时，触发器翻转一次。2）只有当低位触发器Q由0 1（上降沿）时，向高位CP端输出一个借位信号（有效触发沿），高位触发器翻转，计数减1。1）电路结构2.由JK触发器组成的4位异步二进

10、制减法计数器第26页/共40页2）状态转移顺序第27页/共40页3）工作波形（时序图）可见，只要将二进制加法计数器中各触发器的输出由Q端改为 端后，二进制加法计数器就变成二进制减法计数器了。第28页/共40页3.由4个 JK触发器组成的8421BCD码异步十进制计数器 异步十进制加法计数器是在4位异步二进制加法计数器的基础上经过适当修改获得的。它跳过了10101111六个状态，利用自然二进制数的前十个状态00001001实现十进制计数。1）计数顺序第29页/共40页2）电路结构及工作波形第30页/共40页3）工作原理 因此，输入前8个计数脉冲时，计数器按异步二进制加法计数规律计数。在输入第7个

11、计数脉冲时，计数器的状态为Q3Q2Q1Q0=0111。这时，J3=Q2Q1=1，K3=1。输入第8个计数脉冲时，FF0由1状态翻到0状态，Q0输出负跃变。一方面使FF3由0状态翻到1状态；同时也使FF1由1状态翻到0状态，FF2也随之翻到0状态。这时计数器的状态为Q3Q2Q1Q0=1000，=0，使J1=0。因此，在Q3=1时，FF1只能保持在0状态，不可能再次翻转。输入第9个计数脉冲时，计数器的状态为Q3Q2Q1Q0=1001。这时，J3=0，K3=1。输入第10个计数脉冲时，计数器从1001状态返回到初始的0000状态，电路从而跳过了10101111六个状态，实现了十进制计数。同时Q3端输

12、出一个负跃变的进位信号。FF0和FF2为T。假设计数器从Q3Q2Q1Q0=0000状态开始计数。这时J1=1，FF1也为T触发器。第31页/共40页讨论：若考虑延迟时间，异步计数器的状态从1111 0000的过程？可见，异步计数器存在过渡过程，若将状态直接输出到译码器，将会产生错误的译码，造成误动作。从而需要使用同步计数器。第32页/共40页4.集成异步计数器74LS290R01,R02：异步清零输入端，两个输入之间的关系为与逻辑，高电平有效，当R01R02=11时输出全部被清零，即Q3Q2Q1Q0=0000，欲正常计数两个输入端其中须有一个为0；S91,S92：异步置9输入端，两个输入之间的

13、关系为与逻辑，高电平有效，当S01S02=11时输出对应于十进制数9，即Q3Q2Q1Q0=1001，欲正常计数其两个输入端其中须有一个为0；Q3Q2Q1Q0：为计数器的输出端，但Q0是独立的单元，如果欲实现十进制计数器的功能须将Q0与CP1相连或将Q3与CP0相连，这两种连法结果都构成十进制计数器，但其编码结果不一样。DIV2和DIV5表示两部分分别为2分频和5分频（也就是说其构成一个2进制计数器和一个5进制计数器），其输入/输出脚的功能为：CP0,CP1：分别2二进制计数器和5进制计数器的时钟输入端，从图上可看出其为下降沿有效。第33页/共40页1）级联法实现N进制计数器 计数器的级联是将多

14、个集成计数器（如M1进制、M2进制）串联起来，以获得计数容量更大的N（=M1*M2）进制计数器。异步计数器实现的方法是：低位的进位信号送到高位的CP端。第34页/共40页第35页/共40页2）利用反馈归零法获得N进制计数器（1）计数器的置0功能 集成计数器的置0方式有异步和同步两种。异步置0：与时钟脉冲CP没有任何关系，只要异步置0输入端出现置0信号，计数器便立刻被置0。同步置0：输入端获得置0信号后，只是为置0创造了条件，还需要再输入一个计数脉冲CP，计数器才被置0。（2）利用反馈归零法获得N进制计数器 用S0，S1，S2，SN表示输入0，1，2，N个计数脉冲CP时计数器的状态。N进制计数器的计数工作状态应为N个：S0，S1，S2，SN-1 对于异步置0：在输入第N个计数脉冲CP后，通过控制电路，利用状态SN产生一个有效置0信号，送给异步置0端，使计数器立刻置0，即实现了N进制计数。对于同步置0：在输入第N-1个计数脉冲CP时，利用状态SN-1产生一个有效置0信号，送给同步置0端，等到输入第N个计数脉冲CP时，计数器才被置0，回到初始的0状态，从而实现了N进制计数。第36页/共40页第37页/共40页第38页/共40页第39页/共40页感谢您的观看！第40页/共40页