组合电路学习.pptx

《组合电路学习.pptx》由会员分享，可在线阅读，更多相关《组合电路学习.pptx（139页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、第一节第一节 组合电路的分析组合电路的分析组合电路概述组合电路概述组合电路的分析组合电路的分析第1页/共139页 组合电路概念输入：逻辑关系：Fi=fi(X1、X2、Xn)i=(1、2、m)组合电路的特点 电路由逻辑门构成，不含记忆元件 输出与输入间无反馈延迟回路 输出与电路原来状态无关输出：X1、X2、XnF1、F2、Fm一、组一、组 合合 电电 路路 概概 述述组合电路某一时刻的输出仅与该时刻的输入有关，而与电路前一时刻的状态无关。第一节 组合电路的分析第2页/共139页二、组二、组 合合 电电 路路 的的 分分 析析 任务：分析已知逻辑电路功能任务：分析已知逻辑电路功能写输出函数式简化函

2、数式真值表描述电路功能已知组合电路公式法图形法分析步骤分析步骤第一节 组合电路的分析第3页/共139页例例1 1：试分析图所示逻辑电路的功能。结论：电路为结论：电路为少数服从多数少数服从多数电电路，称表决电路。路，称表决电路。解：（1）逻辑表达式（2）列真值表A B C F0 0 0 00 0 1 00 1 0 00 1 1 11 0 0 01 0 1 11 1 0 11 1 1 1真值表（3）分析电路的逻辑功能多数输入变量为1，输出F为1；多数输入变量为0，输出 F为0第4页/共139页例例2 2：试分析图示逻辑电路的功能。（2）列真值表解：（1）写表达式第5页/共139页自然二进制码格雷码

3、 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 1 0 0 1 0 1 0 1 1 1 0 1 0 0 1 0 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 0 0 1 0 1 0 1 1 0 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 0 0 0（2）真值表（1）表达式自然二进制码至格雷码的转换电路。（3）分析功能B3B2B1B0G3G2G1G00 0 0 00

4、0 0 0第6页/共139页第二节 全加器及数值比较器加法器数值比较组件第7页/共139页分为不考虑低位来的进位和考虑低位进位两种情况分为不考虑低位来的进位和考虑低位进位两种情况半加器半加器全加器全加器两个1 位二进制数相加的过程第8页/共139页不考虑低位进位，将两个不考虑低位进位，将两个1位二进制数位二进制数A、B相加的逻辑运算相加的逻辑运算 半加器的真值表半加器的真值表 逻辑表达式逻辑表达式 逻辑图逻辑图1000C011110101000SBA 半加器的真值表半加器的真值表C=AB1.半加器（Half Adder）一、半加器和全加器第9页/共139页1110111010011100101

5、001110100110010100000CiSiCi-1BiAi全加器真值表全加器真值表 全加器进行全加器进行加数、被加数加数、被加数和低位来的和低位来的进位信号进位信号的相加的相加2.全加器（Full Adder）第10页/共139页 逻辑图逻辑图全加器逻辑图与实现电路 实现电路实现电路第11页/共139页1 1 0 11 0 0 1+011010011两个二进制数相加时，也分为不考虑低两个二进制数相加时，也分为不考虑低位来的进位和考虑低位进位两种情况。位来的进位和考虑低位进位两种情况。同时必须考虑各个位的进位同时必须考虑各个位的进位两个4 位二进数制相加的过程第12页/共139页3 3、

6、集成多位加法器芯片 1 1）.串行进位加法器串行进位加法器-采用四个采用四个1 1位全加器组成位全加器组成在电路上如何实现两个四位二进制数相加？在电路上如何实现两个四位二进制数相加？A3 A2 A1 A0+B3 B2 B1 B0 低位的进位信号送给邻近高位作为输入信号 任一位的加法运算必须在低一位的运算完成之后才能进行 串行进位加法器运算速度不高。第13页/共139页加数被加数和低位进位进位 74LS283逻辑框图 74LS283引脚图2 2）.超前进位集成4 4位加法器74LS28374LS283第14页/共139页 进位输入是由专门的进位输入是由专门的“进位逻辑门进位逻辑门”来提供来提供

7、超前进位加法器使每位的进位直接由加数和被加数超前进位加法器使每位的进位直接由加数和被加数产生，而无需等待低位的进位信号产生，而无需等待低位的进位信号3 3）.超前进位加法原理 该门综合所有低位的加数、被加数及最低位进位输入该门综合所有低位的加数、被加数及最低位进位输入第15页/共139页74LS28374LS283逻辑图第16页/共139页4 4）.超前进位加法器74LS28374LS283的应用例例1 用两片用两片74LS283构成一个构成一个8位二进制数加法器位二进制数加法器在片内是超前进位，而片与片之间是串行进位。在片内是超前进位，而片与片之间是串行进位。第17页/共139页8421码输

8、入余3码输出1 10 0例例2 用用74LS283构成构成8421BCD码转换为余码转换为余3码的码制转换电路码的码制转换电路84218421码码余余3 3码码000000010010001101000101+0011+0011+0011CO第18页/共139页补码和反码的关系式补码和反码的关系式:N补补=N反反+1。a)反码和补码反码和补码这里只讨论数值码，不包括符号位这里只讨论数值码，不包括符号位原码原码自然二进制码自然二进制码反码反码将原码中的所有将原码中的所有0 0变为变为1 1，所有，所有1 1变为变为0 0后的代码。后的代码。反码与原码的一般关系式：反码与原码的一般关系式：N反反=

9、（2n 1）N原原补码补码N补=2n N原原码：原码：0 0 0 1 0 1反码：反码：1 1 1 0 1 01 1 1 1 1 1 补码：补码：1 1 1 0 1 1例3*利用加法器完成减法运算N1原 N2原=N1原+N2补利用加法器完成减法运算：第19页/共139页b)由加补码完成减法运算的减法器电路例例 用用74LS283全加器将全加器将2421（A）码转换为）码转换为8421BCD码码2421（A）码）码8421BCD码码第20页/共139页解：在十进制数的0-7，两种编码完全相同；在8和9，2421（A）码减0110便可得8421码，故采用加0110的补码来实现。2421码输入842

10、1码输出00CO第21页/共139页二、数值比较器1 1 数值比较器的逻辑功能数值比较器的逻辑功能2 2 集成集成4 4位数值比较器位数值比较器74LS8574LS85集成数值比较器集成数值比较器74LS85的功能的功能数值比较器的位数扩展数值比较器的位数扩展第22页/共139页1 1、一位数值比较器 1位比较器真值表1位数值比较器位数值比较器完成对两个对两个1位二进制数位二进制数A、B进行比较进行比较 真值表真值表 逻辑表达式逻辑表达式 逻辑图逻辑图1 1位数值比较器的逻辑图位数值比较器的逻辑图 第23页/共139页 功能：能对两个相同位数的二进制数进行比较的器件。（一）逻辑符号：A：四位二

11、进制数输入（3为高位）AB、A b、a B(b3b2b1b0)：输出（A B）=1（二）逻辑功能：A（a3a2a1a0）B(b3b2b1b0)：（A BIABFA B3HLLA3 B2HLLA3=B3A2 B1HLLA3=B3A2=B2A1 B0HLLA3=B3A2=B2A1=B1A0 函数变量数m当输入变量较少时,只需将数选器的高位地址端接地及相应的数据输入端接地.例2:用八选一选择器实现函数第98页/共139页对比结果:3.地址输入端数n nm n）变量）变量的函数的函数,可用可用“降维卡诺图降维卡诺图”的方法实现：的方法实现：降维卡诺图：降维卡诺图：第104页/共139页用降维法完成例3

12、用八选一选择器实现四变量函数第105页/共139页例4：试分别用八选一和四选一选择器实现逻辑函数解:降维第106页/共139页“0”BAD“0”“1”D“0”BACD“1”“0”D“1”DD“0”用四选一选择器完成用八选一选择器完成第107页/共139页二）、利用译码器实现组合逻辑函数 译码器是一个具有多输出的组件，它包含了n变量的所有最小项。用n变量译码器加上输出门，就能获得任何形式的输入变量不大于n的组合逻辑函数。第108页/共139页74138集成译码器功能表输 入输 出G1G2AG2BA2A1A0Y0Y1Y2Y3Y4Y5Y6Y7HHHHHHHHHXHHHHHHHHHLHHHHHHHHH

13、LLLLLLHHHHHHHHLLLLHHLHHHHHHHLLLHLHHLHHHHHHLLLHHHHHLHHHHHLLHLLHHHHLHHHHLLHLHHHHHHLHHHLLHHLHHHHHHLHHLLHHHHHHHHHHL3 38 8线全译码器能产生三变量函数的全部最小项。线全译码器能产生三变量函数的全部最小项。基于这一点能够方便地实现任意三变量逻辑函数。基于这一点能够方便地实现任意三变量逻辑函数。第109页/共139页 74138工作条件：G1=1，G2A=G2B=0例例1 用用7474138138译码器实现函数译码器实现函数第110页/共139页例例2 2：试用 CT74LS138和与非门

14、构成一位全加器。解:全加器的最小项表达式应为Si=Ci+1=全加器真值表 输入 输出 Ai Bi Ci Si Ci+1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 10 0 0 0 00 1 1 0 10 0 1 1 00 1 0 1 0第111页/共139页第112页/共139页例3：用译码器实现一组多输出逻辑函数 F1=F2=F3=第113页/共139页例4：用全加器实现两个1位8421 BCD码 十进制加法运算第114页/共139页第六节 组合电路中的竞争与冒险竞争与冒险的判断竞争与冒险冒险现象的消除第115页/共139页当A=B=1时，F=1一、竞争与冒

15、险一、竞争与冒险第六节 组合电路中的竞争与冒险第116页/共139页 信号经过任何逻辑门电路时都会有一定的延迟信号经过任何逻辑门电路时都会有一定的延迟.所以如果信号从输入到输出的过程中，在不同通路上经过的门的级数不同，所以如果信号从输入到输出的过程中，在不同通路上经过的门的级数不同，或或者各个门电路平均延迟时间不同，就存在着竞争，并可能出现冒险。者各个门电路平均延迟时间不同，就存在着竞争，并可能出现冒险。竞争冒险就是因信号传输延迟时间不同，而引起输出逻辑错误的现象。竞争冒险就是因信号传输延迟时间不同，而引起输出逻辑错误的现象。竞争冒险的现象及其原因竞争冒险的现象及其原因 第六节 组合电路中的竞

16、争与冒险第117页/共139页竞争：冒险：在组合电路中，信号经由不同的途径达到某一会合点的时间有先有后。由于竞争而引起电路输出发生瞬间错误现象。表现为输出端出现了原设计中没有的窄脉冲，常称其为毛刺。一、竞争与冒险一、竞争与冒险竞争与冒险的关系：有竞争不一定产生冒险；有冒险就一定有竞争。第六节 组合电路中的竞争与冒险第118页/共139页逻辑冒险是指只有一个输入逻辑变量发生变化所产生的冒险.代数法当函数表达式可以化成：即含有互补变量，A变量变化可能引起冒险。卡诺图法ABC0100011110 000 0 1 1 11如函数卡诺图上为简化作的圈相切，且相切处又无其他圈包含，则可能有险象。当A=B=

17、1时，二、竞争与冒险的判断第119页/共139页逻辑冒险解：变量A和C具备竞争的条件,应分别进行检查。检查检查C：C发生变化时不会产生险象发生变化时不会产生险象.第120页/共139页 检查A：当B=C=1时,A的变化可能使电路产生险象.第121页/共139页因此当因此当BD=1，C0时，电路可能由于时，电路可能由于A的变的变化而产生险象。化而产生险象。00 01 11 1000011110ABCD11111111第122页/共139页三、冒险现象的消除三、冒险现象的消除1.利用冗余项只要在卡诺图两圈相切处增加一个圈（冗余），就能消除冒险。由此得函数表达式为：000 0ABC010001111

18、0 1 1 11第六节 组合电路中的竞争与冒险第123页/共139页.吸收法在输出端加小电容C可以消除毛刺。但是输出波形的前后沿将变坏,在对波形要求较严格时，应再加整形电路。三、冒险现象的消除三、冒险现象的消除第六节 组合电路中的竞争与冒险第124页/共139页3.取样法:电路稳定后加入取样脉冲，在取样脉冲作用期间输出的信号才有效，可以避免毛刺影响输出波形。加取样脉冲原则：“或”门及“或非”门加负取样脉冲“与”门及“与非”门加正取样脉冲三、冒险现象的消除三、冒险现象的消除第六节 组合电路中的竞争与冒险第125页/共139页利用冗余项：只能消除逻辑冒险，而不能消除功能冒险；适用范围有限.三种方法

19、比较：取样法：加取样脉冲对逻辑冒险及功能冒险都有效。目前大多数中规模集成模块都设有使能端，可以将取样信号作用于该端，待电路稳定后才使输出有效。吸收法：加滤波电容使输出信号变坏，引起波形的上升、下降时间变长，不宜在中间级使用。实验调试阶段采用的应急措施；三、冒险现象的消除三、冒险现象的消除第六节 组合电路中的竞争与冒险第126页/共139页一、例1：由双4选1数据选择器组成的电路如图所 示。（1）试分析该电路，写出F（A，B，C，D）的最小项表达式。（2）如果该输出函数F（A，B，C，D）用一 片8选1数据选择器（不附加门）实现，则电路应如何设计？试写出输出函数 表达式并画出逻辑图。第127页/

20、共139页例2：已知函数F（A，B，C，D）=（6，7，10，11，12，13，14，15），试用以下几种组件实现电路 1）一片8选1数据选择器 2）4线-16线译码器和多与非门 3）与非门（要求电路最简）第128页/共139页例3：试用4选1数据选择器设计一组合电路。从电路的输入端（A，B，C，D）输入余3BCD码，输出为F。当输入十进制数码0，2，4，5，7的对应余3BCD码时，F=1；输入其它余3BCD码时，F=0。（输入端允许用反变量）第129页/共139页二化简：1用代数法将函数 F=化简为最简与或式。2用卡诺图法化简函数F=F1+F2，并写出最简的与非表达式。已知F1、F2 的表达

21、式如下：F1=F2=第130页/共139页三根据下列给的真值表，设计能完成此逻辑功能的电路，并写出输出端的逻辑表达式。第131页/共139页四试用两片3线8线译码器CT74LS138集 成电路扩展成4线16线译码器，并加入 必要的门电路实现一个判别电路，输入 为4位二进制代码，当输入代码能被5整 除时电路输出为1，否则为0。第132页/共139页本章小结一本章小结一1 1组组合合逻逻辑辑电电路路的的特特点点是是，电电路路任任一一时时刻刻的的输输出出状状态态只只决决定定于于该该时时刻刻各各输输入入状状态态的的组组合合，而而与与电电路路的的原原状状态态无无关关。组组合合电电路路就就是是由由门门电电

22、路路组组合合而而成成，电电路中没有记忆单元，没有反馈通路。路中没有记忆单元，没有反馈通路。2 2组组合合逻逻辑辑电电路路的的分分析析步步骤骤为为：写写出出各各输输出出端端的的逻逻辑辑表表达达式式化化简简和和变变换换逻逻辑辑表表达达式式列列出出真真值值表表确定功能。确定功能。3 3组组合合逻逻辑辑电电路路的的设设计计步步骤骤为为：根根据据设设计计要要求求列列出出真真值值表表写写出出逻逻辑辑表表达达式式(或或填填写写卡卡诺诺图图)逻逻辑辑化化简和变换简和变换画出逻辑图画出逻辑图 第133页/共139页小结二小结二1 1常常用用的的中中规规模模组组合合逻逻辑辑器器件件包包括括编编码码器器、译译码码器

23、器、数数据选择器、数值比较器、加法器等。据选择器、数值比较器、加法器等。2 2上上述述组组合合逻逻辑辑器器件件除除了了具具有有其其基基本本功功能能外外，还还可可用用来来设设计计组组合合逻逻辑辑电电路路。应应用用中中规规模模组组合合逻逻辑辑器器件件进进行行组组合合逻逻辑辑电电路路设设计计的的一一般般原原则则是是：使使用用MSIMSI芯芯片片的的个个数数和和品种型号最少，芯片之间的连线最少品种型号最少，芯片之间的连线最少3 3用用MSIMSI芯芯片片设设计计组组合合逻逻辑辑电电路路最最简简单单和和最最常常用用的的方方法法是是，用用数数据据选选择择器器设设计计多多输输入入、单单输输出出的的逻逻辑辑函

24、函数数；用二进制译码器设计多输入、多输出的逻辑函数。用二进制译码器设计多输入、多输出的逻辑函数。第134页/共139页使用时，直接删除本页！精品课件，你值得拥有！精品课件，你值得拥有！第135页/共139页使用时，直接删除本页！精品课件，你值得拥有！精品课件，你值得拥有！第136页/共139页使用时，直接删除本页！精品课件，你值得拥有！精品课件，你值得拥有！第137页/共139页重点难点重点难点重点：组合逻辑电路的概念 组合逻辑电路的分析与设计方法 常用组合模块的功能及应用难点：灵活运用模块进行电路设计 组合电路的竞争与冒险的判断与消除第138页/共139页感谢您的观看！第139页/共139页