算术运算(串并行加法电路).ppt

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1、 算术运算的实现 计计算算机机中中最最基基本本的的算算术术运运算算是是加加法法运运算算，不不论论加加、减减、乘乘、除除运运算算最最终终都都可可以以归归结结为为加加法法运运算算。所所以以在在此此讨讨论论最最基基本本的的运运算算部部件件加加法法器器，以以及及并并行行加加法法器器的进位问题。的进位问题。1串行加法器与并行加法器 加加法法器器有有串串行行和和并并行行之之分分。在在串串行行加加法法器器中中，只只有有一一个个全全加加器器，数数据据逐逐位位串串行行送送入入加加法法器器进进行行运运算算；并并行行加加法法器器则则由由多多个个全全加加器器组组成成，其其位位数数的的多多少少取取决决于于机机器的字长，

2、数据的各位同时运算。器的字长，数据的各位同时运算。2 串串行行加加法法器器具具有有器器件件少少、成成本本低低的的优优点点，但但运运算算速速度度太太慢慢，所所以以除除去去某某些些低低速速的的专专用用运运算器外很少采用。算器外很少采用。并并行行加加法法器器可可同同时时对对数数据据的的各各位位相相加加，但但存存在在着着一一个个加加法法的的最最长长运运算算时时间间问问题题。这这是是因因为为虽虽然然操操作作数数的的各各位位是是同同时时提提供供的的，但但低低位位运运算算所所产产生生的的进进位位会会影影响响高高位位的的运运算算结结果果。例例如如：1111和和0001相相加加，最最低低位位产产生生的的进进位位

3、将将逐逐位位影影响响至至最最高高位位，因因此此，并并行行加加法法器器的的最最长长运运算算时时间间主主要要是是由由进进位位信信号号的的传传递递时时间间决决定定的的，而而每每个个全全加加器器本本身身的的求求和和延延迟迟只只是是次次要要因因素素。很很明明显显，提提高高并并行行加加法法器器速速度度的的关关键键是是尽尽量量加加快进位产生和传递的速度。快进位产生和传递的速度。串行加法器与并行加法器（续）3 并并行行加加法法器器中中的的每每一一个个全全加加器器都都有有一一个个从从低低位位送送来来的的进进位位输输入入和和一一个个传传送送给给高高位位的的进进位位输输出出。我我们们将将传传递递进进位位信信号号的的

4、逻逻辑辑线线路路连连接接起起来来构构成成的的进进位位网网络络称称为为进进位位链。每一位的进位表达式为：链。每一位的进位表达式为：Ci=AiBi+(Ai Bi)Ci-1 其中：其中：Gi=AiBi为进位产生函数为进位产生函数 Pi=Ai Bi为进位传递函数为进位传递函数 进位表达式进位表达式Ci=Gi+PiCi-1进位的产生和传递4Fig.串行进位的并行加法器串行进位的并行加法器(or P35:fig2-2)其中：其中：C1=G1+P1C0 C2=G2+P2C1 Cn=Gn+PnCn-1 串行进位的并行加法器 5进位的产生和传递（续）串行进位的并行加法器的总延迟时串行进位的并行加法器的总延迟时间

5、与字长成正比，字长越长，总延迟时间间与字长成正比，字长越长，总延迟时间就越长。假定，将一级就越长。假定，将一级“与门与门”、“或门或门”的延迟时间定为的延迟时间定为ty，从上述公式中可看从上述公式中可看出，每一级全加器的进位延迟时间为出，每一级全加器的进位延迟时间为2ty。在字长为在字长为n位的情况下，若不考虑位的情况下，若不考虑Gi、Pi的形成时间，从的形成时间，从C0Cn的最长延迟时间的最长延迟时间为为2nty（设设C0为加法器最低位的进位输入，为加法器最低位的进位输入，Cn为加法器最高位的进位输出）。为加法器最高位的进位输出）。61.并行进位方式并行进位方式 并并行行进进位位又又叫叫先先

6、行行进进位位、同同时时进进位位，其特点是各级进位信号同时形成。其特点是各级进位信号同时形成。C1=G1+P1C0 C2=G2+P2C1=G2+P2G1+P2P1C0 C3=G3+P3C2=G3+P3G2+P3P2G1+P3P2P1C0 C4=G4+P4C3=G4+P4G3+P4P3G2+P4P3P2G1 +P4P3P2P1C0 并行加法器的快速进位 7 这种进位方式是快速的，若不考虑这种进位方式是快速的，若不考虑Gi、Pi的形成时间，从的形成时间，从C0Cn的最长延迟时的最长延迟时间仅为间仅为2ty，而与字长无关。但是随着加法而与字长无关。但是随着加法器位数的增加，器位数的增加，Ci的逻辑表达

7、式会变得越的逻辑表达式会变得越来越长，输入变量会越来越多，这会使电来越长，输入变量会越来越多，这会使电路结构变得很复杂，所以完全采用并行进路结构变得很复杂，所以完全采用并行进位是不现实的。位是不现实的。1.并行进位方式（续）8单级先行进位方式（组内并行、组间串行）单级先行进位方式（组内并行、组间串行）以以16位位加加法法器器为为例例，可可分分为为4组组，每每组组4位位。第第一一小小组组组组内内的的进进位位逻逻辑辑函函数数C1、C2、C3、C4的的表表达达式式与与前前述述相相同同，它它们们是是同同时时产产生生的的，实实现现上上述述进进位位逻逻辑辑函函数数的的电电路路称称之之为为4位位先先行行进进

8、位位电电路路CLA，其其延延迟迟时间是时间是2ty。利用这种利用这种4位的位的CLA电路以及进位产生电路以及进位产生/传递电路和求和电路可以构成传递电路和求和电路可以构成4位的位的CLA加法器。用加法器。用4个这样的个这样的CLA加法器，很容加法器，很容易构成易构成16位的单级先行进位加法器。位的单级先行进位加法器。2.分组并行进位方式916位单级先行进位加法器Fig.16位单级先行进位加法器位单级先行进位加法器1016位单级先行进位时间图Fig.16位单级先行进位时间图位单级先行进位时间图11 多级先行进位方式（组内并行、组间并行）多级先行进位方式（组内并行、组间并行）仍仍以以字字长长为为1

9、6位位的的加加法法器器作作为为例例子子，分分析析两两级级先先行行进进位位加加法法器器的的设设计计方方法法。第第一一小小组组的的进位输出进位输出C4可以变成两个与项相或：可以变成两个与项相或：C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0 =G1*+P1*C0 其中：其中：G1*=G4+P4G3+P4P3G2+P4P3P2G1 P1*=P4P3P2P1 Gi*称为组进位产生函数称为组进位产生函数 Pi*称为组进位传递函数称为组进位传递函数2.分组并行进位方式（续）12依次类推，可以得到：依次类推，可以得到：C8=G2*+P2*C4=G2*+P2*G1*+P2*P1*C

10、0 C12=G3*+P3*C8 =G3*+P3*G2+P3*P2*G1*+P3*P2*P1*C0 C16=G4*+P4*C12 =G4*+P4*G3*+P4*P3*G2*+P4*P3*P2*G1*+P4*P3*P2*P1*C02.分组并行进位方式（续）13 成组先行进位电路成组先行进位电路BCLA，其延迟时其延迟时间是间是2ty。利用这种利用这种4位的位的BCLA电路以及电路以及进位产生进位产生/传递电路和求和电路可以构成传递电路和求和电路可以构成4位的位的BCLA加法器。加法器。16位的两级先行进位位的两级先行进位加法器可由加法器可由4个个BCLA加法器和加法器和1个个CLA电电路组成。路组

11、成。2.分组并行进位方式（续）1416位两级先行进位加法器Fig.16位两级先行进位加法器位两级先行进位加法器15 若不考虑若不考虑Gi、Pi的形成时间，的形成时间，C0经过经过2ty产生第一小组的产生第一小组的C1、C2、C3及所有组及所有组进位产生函数进位产生函数Gi*和组进位传递函数和组进位传递函数Pi*；再经过再经过2ty，由由CLA电路产生电路产生C4、C8、C12、C16；再经过再经过2ty后，才能产生第二、三、后，才能产生第二、三、四小组内的四小组内的C5C7、C9C11、C13C15。此时加法器的最长进位延迟时间是此时加法器的最长进位延迟时间是6ty。2.分组并行进位方式（续）1616位两级先行进位时间图Fig.16位两级先行进位时间图位两级先行进位时间图17