第3章 VHDL基础.ppt

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1、VHDLVHDL与与EDAEDA3.1 VHDL 3.1 VHDL 基本语法基本语法 3.1.1 3.1.1 组合电路描述组合电路描述图图3-1 mux21a实体实体 图图3-2 mux21a结构体结构体 第第3 3章章 VHDL VHDL 基础基础VHDLVHDL与与EDAEDA3.1.1 3.1.1 组合电路描述组合电路描述【例例3-1】ENTITY mux21a IS PORT(a,b:IN BIT;s:IN BIT;y:OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGIN y=a WHEN s=0 ELSE b;EN

2、D ARCHITECTURE one;VHDLVHDL与与EDAEDA【例例3-2】ENTITY mux21a IS PORT(a,b,s:IN BIT;y:OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a IS SIGNAL d,e:BIT;BEGIN d=a AND(NOT S);e=b AND s;y=d OR e;END ARCHITECTURE one;3.1.1 3.1.1 组合电路描述组合电路描述VHDLVHDL与与EDAEDA【例例3-3】ENTITY mux21a IS PORT(a,b,s:IN BIT;y:OUT

3、BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a ISBEGIN PROCESS(a,b,s)BEGIN IF s=0 THEN y=a ELSE y=b;END IF;END PROCESS;END ARCHITECTURE one;3.1.1 3.1.1 组合电路描述组合电路描述VHDLVHDL与与EDAEDA图图3-3 mux21a功能时序波形功能时序波形 3.1.1 3.1.1 组合电路描述组合电路描述VHDLVHDL与与EDAEDA3.1 VHDL 3.1 VHDL 基本语法基本语法3.1.2 VHDL3.1.2 VHDL结构结构 【

4、例例3-4】ENTITY e_name IS PORT(p_name:port_m data_type;.p_namei:port_mi data_type);END ENTITY e_name;1.1.实体表达实体表达 VHDLVHDL与与EDAEDA3.1 VHDL 3.1 VHDL 基本语法基本语法2.2.实体名实体名 3.3.端口语句和端口信号名端口语句和端口信号名 4.4.端口模式端口模式 “IN”、“OUT”、“INOUT”、“BUFFER”5.5.数据类型数据类型 6.6.结构体表达结构体表达 【例例3-53-5】ARCHITECTURE arch_name OF e_name

5、IS 说说明明语语句句BEGIN (功能描述功能描述语语句句)END ARCHITECTURE arch_name；VHDLVHDL与与EDAEDA3.1 VHDL 3.1 VHDL 基本语法基本语法7.7.赋值符号和数据比较符号赋值符号和数据比较符号 IF a THEN.-注意，注意，a的数据类型必须是的数据类型必须是booleanIF(s1=0)AND(s2=1)OR(cb+1)THEN.8.8.逻辑操作符逻辑操作符 BIT、BOOLEAN、STD_LOGIC AND(AND(与与)、OR(OR(或或)、NAND(NAND(与非与非)、NOR(NOR(或非或非)、XOR(XOR(异异或或)

6、、XNOR(XNOR(同或同或)和和NOT(NOT(取反取反)9.9.条件语句条件语句 VHDLVHDL与与EDAEDA3.1 VHDL 3.1 VHDL 基本语法基本语法10.WHEN_ELSE10.WHEN_ELSE条件信号赋值语句条件信号赋值语句 赋值目标赋值目标 =表达式表达式 WHEN WHEN 赋值条件赋值条件 ELSEELSE表达式表达式 WHEN WHEN 赋值条件赋值条件 ELSEELSE .表达式表达式 ；z=a WHEN p1=1 ELSE b WHEN p2=1 ELSE c;VHDLVHDL与与EDAEDA3.1 VHDL 3.1 VHDL 基本语法基本语法11.11

7、.进程语句和顺序语句进程语句和顺序语句 12.12.文件取名和存盘文件取名和存盘 IF_THEN_ELSE_END IF;PROCESS.END PROCESS “.vhd”adder_f.vhd VHDLVHDL与与EDAEDA3.2 3.2 时序电路描述时序电路描述 3.2.1 D 3.2.1 D 触发器触发器 【例例3-6】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DFF1 ISPORT(CLK:IN STD_LOGIC;D:IN STD_LOGIC;Q:OUT STD_LOGIC);END;ARCHITECTURE bhv OF D

8、FF1 ISSIGNAL Q1:STD_LOGIC;-类似于在芯片内部定义一个数据的暂存节点类似于在芯片内部定义一个数据的暂存节点BEGIN PROCESS(CLK,Q1)BEGIN IF CLKEVENT AND CLK=1 THEN Q1=D;END IF;END PROCESS;Q=Q1;-将内部的暂存数据向端口输出（双横线将内部的暂存数据向端口输出（双横线-是注释符号）是注释符号）END bhv;图图3-4 D触发器触发器 VHDLVHDL与与EDAEDA3.2 3.2 时序电路描述时序电路描述 3.2.23.2.2 时序描述时序描述VHDLVHDL规则规则 1.1.标准逻辑位数据类型

9、标准逻辑位数据类型 STD_LOGIC STD_LOGIC BITBIT数据类型定义：数据类型定义：TYPE BIT IS(0,1);-只有两种取值只有两种取值STD_LOGICSTD_LOGIC数据类型定义：数据类型定义：TYPE STD_LOGIC IS(U,X,0,1,Z,W,L,H,-);-有有9种取值种取值 VHDLVHDL与与EDAEDA3.2 3.2 时序电路描述时序电路描述 2.2.设计库和标准程序包设计库和标准程序包 LIBRARY WORK;LIBRARY STD;USE STD.STANDARD.ALL;LIBRARY;USE.ALL;LIBRARY IEEE;USE I

10、EEE.STD_LOGIC_1164.ALL;3.3.信号定义和数据对象信号定义和数据对象 EVENT 4.4.上升沿检测表式和信号属性函数上升沿检测表式和信号属性函数EVENT EVENT VHDLVHDL与与EDAEDA3.2 3.2 时序电路描述时序电路描述 【例例3-7】ENTITY COMP_BAD IS PORT(a1,b1:IN BIT;q1:OUT BIT);END;ARCHITECTURE one OF COMP_BAD ISBEGIN PROCESS(a1,b1)BEGIN IF a1b1 THEN q1=1;ELSIF a1b1 THEN q1 b1 a1 b1 THEN

11、THEN q1=1;q1=1;ELSEELSE q1=0;q1=0;END IFEND IF;.图图3-6 例例3-8的电路图的电路图 VHDLVHDL与与EDAEDA3.2 3.2 时序电路描述时序电路描述 3.2.3 3.2.3 时序电路的不同表述时序电路的不同表述 【例例3-9】.PROCESS(CLK)BEGIN IF CLKEVENT AND(CLK=1)AND(CLKLAST_VALUE=0)THEN Q=D;-确保确保CLK的变化是一次上升沿的跳变的变化是一次上升沿的跳变 END IF;END PROCESS;【例例3-10】.PROCESS(CLK)BEGIN IF CLK=1

12、 AND CLKLAST_VALUE=0 THEN Q=D;-同例同例3-9 END IF;END PROCESS;VHDLVHDL与与EDAEDA3.2 3.2 时序电路描述时序电路描述 【例例3-11】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DFF3 ISPORT(CLK，D:IN STD_LOGIC;Q:OUT STD_LOGIC);END;ARCHITECTURE bhv OF DFF3 IS SIGNAL Q1:STD_LOGIC;BEGIN PROCESS(CLK)BEGIN IF rising_edge(CLK)THEN-必

13、须打开必须打开STD_LOGIC_1164程序包程序包 Q1=D;END IF;END PROCESS;Q=Q1;-在此，赋值语句可以放在进程外，作为并行赋值语句在此，赋值语句可以放在进程外，作为并行赋值语句END;VHDLVHDL与与EDAEDA3.2.3 3.2.3 实现时序电路的不同表述实现时序电路的不同表述 【例例3-12】.PROCESS BEGIN wait until CLK=1 ;-利用利用wait语语句句 Q=D;END PROCESS;3.2 3.2 时序电路描述时序电路描述 VHDLVHDL与与EDAEDA3.2 3.2 时序电路描述时序电路描述 【例例3-13】.PRO

14、CESS(CLK)BEGIN IF CLK=1 THEN Q=D;-利用利用进进程的程的启启动动特性特性产产生生对对CLK的的边边沿沿检测检测 END IF;END PROCESS 图图3-7 例例3-13的时序波形的时序波形 VHDLVHDL与与EDAEDA3.2 3.2 时序电路描述时序电路描述 【例例3-14】.PROCESS(CLK，D)BEGIN IF CLK=1 THEN-电平触发型寄存器电平触发型寄存器 Q=D;END IF;END PROCESS;图图3-8 例例3-14的时序波形的时序波形 VHDLVHDL与与EDAEDA3.3 3.3 全加器的全加器的VHDLVHDL描述描

15、述3.3.1 3.3.1 半加器描述半加器描述coutainbinsumcinor2afedu3u2u1baccosoBcosoBh_adderAh_adderA图图3-9 3-9 全加器全加器f_adderf_adder电路图及其实体模块电路图及其实体模块aincoutbinsumcinf_adderVHDLVHDL与与EDAEDA3.3 3.3 全加器的全加器的VHDLVHDL描述描述 3.3.1 3.3.1 半加器描述半加器描述1001010110001100cosoba图图3-10 半加器半加器h_adder电路图及其真值表电路图及其真值表 coasobnotxnor2and2VHDL

16、VHDL与与EDAEDA3.3 3.3 全加器的全加器的VHDLVHDL描述描述3.3.1 3.3.1 半加器描述半加器描述【例例3-15】LIBRARY IEEE;-半加器描述半加器描述(1)：布尔方程描述方法：布尔方程描述方法USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder IS PORT(a,b:IN STD_LOGIC;co,so:OUT STD_LOGIC);END ENTITY h_adder;ARCHITECTURE fh1 OF h_adder is BEGIN so=NOT(a XOR(NOT b);co=a AND b;END ARCHI

17、TECTURE fh1;VHDLVHDL与与EDAEDA3.3 3.3 全加器的全加器的VHDLVHDL描述描述【例例3-16】LIBRARY IEEE;-半加器描述半加器描述(2)：真值表描述方法：真值表描述方法USE IEEE.STD_LOGIC_1164.ALL;ENTITY h_adder IS PORT(a,b:IN STD_LOGIC;co,so:OUT STD_LOGIC);END ENTITY h_adder;ARCHITECTURE fh1 OF h_adder is SIGNAL abc:STD_LOGIC_VECTOR(1 DOWNTO 0);-定义标准逻辑位矢量数据类定

18、义标准逻辑位矢量数据类型型BEGIN abc so=0;co so=1;co so=1;co so=0;co NULL;END CASE;END PROCESS;END ARCHITECTURE fh1;VHDLVHDL与与EDAEDA3.3 3.3 全加器的全加器的VHDLVHDL描述描述【例例3-17】LIBRARY IEEE;-或门逻辑描述或门逻辑描述 USE IEEE.STD_LOGIC_1164.ALL;ENTITY or2a IS PORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END ENTITY or2a；ARCHITECTURE one OF o

19、r2a IS BEGIN c ain,b=bin,co=d,so=e);-例化语句例化语句 u2:h_adder PORT MAP(a=e,b=cin,co=f,so=sum);u3:or2a PORT MAP(a=d,b=f,c=cout);END ARCHITECTURE fd1;3.3 3.3 全加器的全加器的VHDLVHDL描述描述【例例3-18】LIBRARY IEEE;-1位二进制全加器顶层设计描述位二进制全加器顶层设计描述 USE IEEE.STD_LOGIC_1164.ALL;ENTITY f_adder IS PORT(ain,bin,cin:IN STD_LOGIC;cou

20、t,sum:OUT STD_LOGIC);END ENTITY f_adder;coutainbinsumcinor2afedu3u2u1baccosoBcosoBh_adderAh_adderAVHDLVHDL与与EDAEDA3.3 3.3 全加器的全加器的VHDLVHDL描述描述3.3.2 CASE3.3.2 CASE语句语句 1.CASE语句语句 CASE ISWhen=;.;；When=;.;；.WHEN OTHERS=;END CASE；VHDLVHDL与与EDAEDA3.3 3.3 全加器的全加器的VHDLVHDL描述描述2.标准逻辑矢量数据类型标准逻辑矢量数据类型 B=01100

21、010;-B(7)为为 0 B(4 DOWNTO 1)=1101;-B(4)为为 1 B(7 DOWNTO 4)=A;-B(6)等于等于 A(2)SIGNAL C：BIT_VECTOR(3 DOWNTO 0)；B:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)；或或 SIGNAL A：STD_LOGIC_VECTOR(1 TO 4)3.并置操作符并置操作符 SIGNAL a:STD_LOGIC_VECTOR(3 DOWNTO 0);SIGNAL d:STD_LOGIC_VECTOR(1 DOWNTO 0);.a 连接端口名连接端口名,.);VHDLVHDL与与EDAEDA3.

22、4 3.4 计数器设计计数器设计 【例例3-19】ENTITY CNT4 IS PORT(CLK:IN BIT;Q:BUFFER INTEGER RANGE 15 DOWNTO 0);END;ARCHITECTURE bhv OF CNT4 ISBEGIN PROCESS(CLK)BEGIN IF CLKEVENT AND CLK=1 THEN Q=Q+1;END IF;END PROCESS;END bhv;VHDLVHDL与与EDAEDA3.4 3.4 计数器设计计数器设计 1 1程序说明程序说明 表式表式Q=Q+1Q=Q+1的右项与左项并非处于相同的时刻内，对于的右项与左项并非处于相同的

23、时刻内，对于时序电路，除了传输延时外，前者的结果出现于当前时钟周期；时序电路，除了传输延时外，前者的结果出现于当前时钟周期；后者，即左项要获得当前的后者，即左项要获得当前的Q+1Q+1，需等待下一个时钟周期。需等待下一个时钟周期。2 2数据类型说明数据类型说明 1 十进制整数十进制整数0 十进制整数十进制整数35 十进制整数十进制整数10E3 十进制整数，等于十进制整数十进制整数，等于十进制整数100016#D9#十六进制整数，等于十六进制整数十六进制整数，等于十六进制整数D9H8#720#八进制整数，等于八进制整数八进制整数，等于八进制整数720O2#11010010#二进制整数，等于二进制

24、整数二进制整数，等于二进制整数11010010B Q:BUFFER NATURAL RANGE 15 DOWNTO 0；Q:BUFFER INTEGER RANGE 15 DOWNTO 0;VHDLVHDL与与EDAEDA3.4 3.4 计数器设计计数器设计 3 3计数器的其他表述方法计数器的其他表述方法【例例3-20】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT4 IS PORT(CLK:IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(3 DOWN

25、TO 0);END;ARCHITECTURE bhv OF CNT4 IS SIGNAL Q1:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN PROCESS(CLK)BEGIN IF CLKEVENT AND CLK=1 THEN Q1=Q1+1;END IF;END PROCESS;Q0);-计数器异步复位计数器异步复位 ELSIF CLKEVENT AND CLK=1 THEN -检测时钟上升沿检测时钟上升沿 IF EN=1 THEN -检测是否允许计数（同步使能）检测是否允许计数（同步使能）IF CQI 0);-大于大于9，计数值清零，计数值清零 END IF;E

26、ND IF;END IF;IF CQI=9 THEN COUT=1;-计数大于计数大于9，输出进位信号，输出进位信号 ELSE COUT=0;END IF;CQ=CQI;-将计数值向端口输出将计数值向端口输出 END PROCESS;END behav;VHDLVHDL与与EDAEDA3.5.1 3.5.1 相关语法相关语法 SIGNAL d1:STD_LOGIC_VECTOR(4 DOWNTO 0);VARIABLE a1:STD_LOGIC_VECTOR(15 DOWNTO 0);.d1 0)；a1:=(OTHERS=0)；d1 e(3),3=e(5),OTHERS=e(1);f=e(1)

27、&e(5)&e(1)&e(3)&e(1);3.5 3.5 一般计数器的一般计数器的VHDLVHDL设计方法设计方法 VHDLVHDL与与EDAEDA3.5.2 3.5.2 程序功能分析程序功能分析 图图3-11 例例3-21的的RTL电路（电路（Synplify综合）综合）3.5 3.5 一般计数器的一般计数器的VHDLVHDL设计方法设计方法 图图3-12 例例3-21的工作时序的工作时序 VHDLVHDL与与EDAEDA3.5.3 3.5.3 移位寄存器设计移位寄存器设计 【例例3-22】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SHF

28、RT IS -8位右移寄存器位右移寄存器PORT(CLK，LOAD:IN STD_LOGIC;DIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0);QB:OUT STD_LOGIC );END SHFRT;ARCHITECTURE behav OF SHFRT ISBEGIN PROCESS(CLK,LOAD)VARIABLE REG8:STD_LOGIC_VECTOR(7 DOWNTO 0);BEGIN IF CLKEVENT AND CLK=1 THEN IF LOAD=1 THEN REG8:=DIN;-由（由（LOAD=1）装载新数据装载新数据 ELSE REG8(6

29、 DOWNTO 0):=REG8(7 DOWNTO 1);END IF;END IF;QB=REG8(0);-输出最低位输出最低位 END PROCESS;END behav;3.5 3.5 一般计数器的一般计数器的VHDLVHDL设计方法设计方法 VHDLVHDL与与EDAEDA图图3-13 例例3-22的工作时序的工作时序 3.5 3.5 一般计数器的一般计数器的VHDLVHDL设计方法设计方法 3.6 数据对象数据对象 3.6.1 3.6.1 常数常数 CONSTANT CONSTANT 常数名：数据类型常数名：数据类型 :=:=表达式表达式 ；CONSTANT FBT:STD_LOGI

30、C_VECTOR:=010110;-标准位矢类型标准位矢类型CONSTANT DATAIN:INTEGER:=15;-整数类型整数类型 VHDLVHDL与与EDAEDA3.6 3.6 数据对象数据对象 3.6.2 3.6.2 变量变量 VARIABLE VARIABLE 变量名变量名 :数据类型数据类型 :=:=初始值初始值 ;VARIABLE a:INTEGER RANGE 0 TO 15;-变量变量a定义为常数，取值范围是定义为常数，取值范围是0到到5VARIABLE d:STD_LOGIC:=1;-变量变量a定义为标准逻辑位数据类型定义为标准逻辑位数据类型,初始值是初始值是1 目标变量名

31、目标变量名 :=:=表达式表达式 ;VARIABLE x，y:INTEGER RANGE 15 DOWNTO 0;-分别定义变量分别定义变量x和和y为整数类型为整数类型VARIABLE a，b:STD_LOGIC_VECTOR(7 DOWNTO 0);x:=11;y:=2+x;-运算表达式赋值，运算表达式赋值，y 也是实数变量也是实数变量a:=b -b向向a赋值赋值 a(0 TO 5):=b(2 TO 7);VHDLVHDL与与EDAEDA3.6 3.6 数据对象数据对象 3.6.3 3.6.3 信号信号 SIGNAL SIGNAL 信号名：信号名：数据类型数据类型 :=:=初始值初始值 ；目

32、标信号名目标信号名 =表达式表达式 AFTER AFTER 时间量时间量;SIGNAL a，b，c，y，z:INTEGER；.PROCESS(a，b，c)BEGIN y=a+b;z=c a;y=b；END PROCESS;VHDLVHDL与与EDAEDA3.6 3.6 数据对象数据对象 3.6.4 3.6.4 进程中的信号赋值与变量赋值进程中的信号赋值与变量赋值 信号信号SIGNAL变量变量VARIABLE基本用法基本用法用于作为电路中的信号连线用于作为电路中的信号连线用于作为进程中局部数据存储单元用于作为进程中局部数据存储单元适用范围适用范围在整个结构体内的任何地方都能适用在整个结构体内的任

33、何地方都能适用只能在所定义的进程中使用只能在所定义的进程中使用行为特性行为特性在进程的最后才对信号赋值在进程的最后才对信号赋值立即赋值立即赋值表表3-1 信号与变量赋值语句功能的比较信号与变量赋值语句功能的比较 VHDLVHDL与与EDAEDA3.6 3.6 数据对象数据对象 【例例3-23】ARCHITECTURE bhv OF DFF3 IS BEGIN PROCESS(CLK)VARIABLE QQ:STD_LOGIC;BEGIN IF CLKEVENT AND CLK=1 THEN QQ:=D1;END IF;END PROCESS;Q1=QQ;END;VHDLVHDL与与EDAEDA

34、3.6 3.6 数据对象数据对象 【例例3-24】ARCHITECTURE bhv OF DFF3 ISSIGNAL QQ:STD_LOGIC;BEGIN PROCESS(CLK)BEGIN IF CLKEVENT AND CLK=1 THENQQ=D1;END IF;END PROCESS;Q1=QQ;END;VHDLVHDL与与EDAEDA3.6 3.6 数据对象数据对象 【例例3-25】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DFF3 IS PORT(CLK,D1:IN STD_LOGIC;Q1 :OUT STD_LOGIC );E

35、ND;ARCHITECTURE bhv OF DFF3 IS SIGNAL A,B:STD_LOGIC;BEGIN PROCESS(CLK)BEGIN IF CLKEVENT AND CLK=1 THEN A=D1;B=A;Q1=B;END IF;END PROCESS;END;VHDLVHDL与与EDAEDA3.6 3.6 数据对象数据对象 【例例3-26】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DFF3 IS PORT(CLK,D1:IN STD_LOGIC;Q1:OUT STD_LOGIC );END;ARCHITECTURE bh

36、v OF DFF3 ISBEGIN PROCESS(CLK)VARIABLE A,B:STD_LOGIC;BEGIN IF CLKEVENT AND CLK=1 THEN A:=D1;B:=A;Q1=B;END IF;END PROCESS;END;VHDLVHDL与与EDAEDA3.6 3.6 数据对象数据对象 3.6.4 3.6.4 进程中的信号赋值与变量赋值进程中的信号赋值与变量赋值 图图3-15 例例3-25的的RTL电路电路D QD QD QD1Q1CLKD QD1Q1CLK图图3-16 D触发器电路触发器电路例例3-26的的RTL电路电路VHDLVHDL与与EDAEDA3.6 3.

37、6 数据对象数据对象 【例例3-27】SIGNAL in1，in2，e1，.：STD_LOGIC;.PROCESS(in1，in2，.)VARIABLE c1，.:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGIN IF in1=1 THEN.-第第 1 行行 e1=“1010”；-第第 2 行行 .IF in2=0 THEN.-第第 15+n 行行 .c1:=0011；-第第 30+m 行行 .END IF;END PROCESS;VHDLVHDL与与EDAEDA【例例3-28】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY

38、mux4 ISPORT(i0,i1,i2,i3,a,b:IN STD_LOGIC;q:OUT STD_LOGIC);END mux4;ARCHITECTURE body_mux4 OF mux4 IS signal muxval:integer range 7 downto 0;BEGIN process(i0,i1,i2,i3,a,b)begin muxval=0;if(a=1)then muxval=muxval+1;end if;if(b=1)then muxvalqqqqnull;end case;end process;END body_mux4;3.6 3.6 数据对象数据对象 V

39、HDLVHDL与与EDAEDA3.6 3.6 数据对象数据对象【例例3-29】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux4 ISPORT(i0,i1,i2,i3,a,b:IN STD_LOGIC;q:OUT STD_LOGIC);END mux4;ARCHITECTURE body_mux4 OF mux4 ISBEGIN process(i0,i1,i2,i3,a,b)variable muxval:integer range 7 downto 0;begin muxval:=0;if(a=1)then muxval:=muxval

40、+1;end if;if(b=1)then muxval:=muxval+2;end if;case muxval is when 0=qqqqnull;end case;end process;END body_mux4;VHDLVHDL与与EDAEDA图图3-16 例例3-28的的RTL电路电路 3.6 3.6 数据对象数据对象 VHDLVHDL与与EDAEDA图图3-17 例例3-29的的RTL电路电路 3.6 3.6 数据对象数据对象 VHDLVHDL与与EDAEDA3.6 3.6 数据对象数据对象 3.6.4 3.6.4 进程中的信号赋值与变量赋值进程中的信号赋值与变量赋值 图图3-

41、19 例例3-29中正确的工作时序中正确的工作时序 图图3-18 例例3-28中错误的工作时序中错误的工作时序 VHDLVHDL与与EDAEDA【例例3-30】Library IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SHIFT ISPORT(CLK,C0:IN STD_LOGIC;-时钟和进位输入时钟和进位输入 MD:IN STD_LOGIC_VECTOR(2 DOWNTO 0);-移位模式控制字移位模式控制字 D:IN STD_LOGIC_VECTOR(7 DOWNTO 0);-待加载移位的数据待加载移位的数据 QB:OUT STD_LOGIC_VEC

42、TOR(7 DOWNTO 0);-移位数据输出移位数据输出 CN:OUT STD_LOGIC);-进位输出进位输出END ENTITY;ARCHITECTURE BEHAV OF SHIFT IS SIGNAL REG:STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL CY:STD_LOGIC;BEGIN PROCESS(CLK,MD,C0)BEGIN IF CLKEVENT AND CLK=1 THEN 接下页接下页 3.6 3.6 数据对象数据对象 VHDLVHDL与与EDAEDA CASE MD IS WHEN 001=REG(0)=C0;REG(7 DOWNTO

43、1)=REG(6 DOWNTO 0);CYREG(0)=REG(7);REG(7 DOWNTO 1)REG(7)=REG(0);REG(6 DOWNTO 0)REG(7)=C0;REG(6 DOWNTO 0)=REG(7 DOWNTO 1);CYREG(7 DOWNTO 0)REG=REG;CY=CY;-保持保持 END CASE;END IF;END PROCESS;QB(7 DOWNTO 0)=REG(7 DOWNTO 0);CN=CY;-移位后输出移位后输出END BEHAV;3.6 3.6 数据对象数据对象 VHDLVHDL与与EDAEDA3.6 3.6 数据对象数据对象 图图3-20

44、 例例3-30中带进位循环左移仿真波形（中带进位循环左移仿真波形（MD=001）VHDLVHDL与与EDAEDA3.7 IF3.7 IF语句概述语句概述 IF 条件句条件句 Then 顺序语句顺序语句 END IF;1IF 条件句条件句 Then 顺序语句顺序语句ELSIF 条件句条件句 Then顺序语句顺序语句.ELSE 顺序语句顺序语句END IF 4IF 条件句条件句 Then 顺序语句顺序语句 ELSE 顺序语句顺序语句 END IF;2IF 条件句条件句 Then IF 条件句条件句 Then .END IF END IF 3VHDLVHDL与与EDAEDA【例例3-31】LIBRA

45、RY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY control_stmts IS PORT(a,b,c:IN BOOLEAN;output:OUT BOOLEAN);END control_stmts;ARCHITECTURE example OF control_stmts IS BEGIN PROCESS(a,b,c)VARIABLE n:BOOLEAN;BEGIN IF a THEN n:=b;ELSE n:=c;END IF;output=n;END PROCESS;END example;3.7 IF3.7 IF语句概述语句概述 VHDLVHDL

46、与与EDAEDA【例例3-32】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY coder IS PORT(din:IN STD_LOGIC_VECTOR(0 TO 7);output:OUT STD_LOGIC_VECTOR(0 TO 2);END coder;ARCHITECTURE behav OF coder IS SIGNAL SINT:STD_LOGIC_VECTOR(4 DOWNTO 0);BEGIN PROCESS(din)BEGIN IF(din(7)=0)THEN output=000;ELSIF(din(6)=0)THEN

47、output=100;ELSIF(din(5)=0)THEN output=010;ELSIF(din(4)=0)THEN output=110;ELSIF(din(3)=0)THEN output=001;ELSIF(din(2)=0)THEN output=101;ELSIF(din(1)=0)THEN output=011;ELSE output so so so so so NULL;END CASE;END PROCESS;VHDLVHDL与与EDAEDA3.8 3.8 进程语句归纳进程语句归纳 3.进程必须由敏感信号的变化来启动进程必须由敏感信号的变化来启动 4.进程语句本身是并行

48、语句进程语句本身是并行语句 5.信号是多个进程间的通信线信号是多个进程间的通信线 6.一个进程中只允许描述对应于一个时钟信号的同步时序逻辑一个进程中只允许描述对应于一个时钟信号的同步时序逻辑 VHDLVHDL与与EDAEDA3.8 3.8 进程语句归纳进程语句归纳 【例例3-33】ENTITY mul ISPORT(a,b,c,selx,sely:IN BIT;data_out:OUT BIT);END mul;ARCHITECTURE ex OF mul IS SIGNAL temp:BIT;BEGINp_a:PROCESS(a,b,selx)BEGIN IF(selx=0)THEN tem

49、p=a;ELSE temp=b;END IF;END PROCESS p_a;p_b:PROCESS(temp,c,sely)BEGIN IF(sely=0)THEN data_out=temp;ELSE data_out=c;END IF;END PROCESS p_b;END ex;VHDLVHDL与与EDAEDA3.9 3.9 并行赋值语句概述并行赋值语句概述 【例例3-34】SIGNAL select：INTEGER RANGE 15 DOWNTO 0;.Select=0 WHEN s0=0 AND s1=0 ELSE 1 WHEN s0=1 AND s1=0 ELSE 2 WHEN

50、s0=0 AND s1=1 ELSE 3;x=a WHEN select=0 ELSE b WHEN select=1 ELSE c WHEN select=2 ELSE d;VHDLVHDL与与EDAEDA3.10 3.10 双向和三态电路信号赋值双向和三态电路信号赋值 【例例3-36】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY tri_s ISport(enable:IN STD_LOGIC;datain:IN STD_LOGIC_VECTOR(7 DOWNTO 0);dataout:OUT STD_LOGIC_VECTOR(7 DOWN