Ch8时序电路和AD与DA转换.ppt

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1、电工电子技术基础电工电子技术基础电工电子技术基础电工电子技术基础第第8 8章章时序电路和时序电路和ADAD与与DADA转换转换第第8章章 时序电路和时序电路和AD与与DA转换转换8.1 双稳态触发器双稳态触发器8.2 寄存器寄存器8.3 计数器计数器8.4 555定时器及其基本应用定时器及其基本应用8.5模拟量和数字量的转换模拟量和数字量的转换3-28.1 双稳态触发器双稳态触发器3-33-48.1.1 RS触发器触发器1.基本基本RS触发器触发器基本基本RS触发器可由两个与非门触发器可由两个与非门G1和和G2交叉连接交叉连接而成，如图而成，如图8-(a)所示。所示。Q和和 是它的输出端，两是

2、它的输出端，两者的逻辑状态应相反。因而这种触发器有两个稳者的逻辑状态应相反。因而这种触发器有两个稳定状态：一个是定状态：一个是Q=0、称为复位状态称为复位状态(0)态；态；另一个是另一个是Q=1、称为置位状态称为置位状态(1)态态。相应。相应的输入端分别称为直接复位端或直接置的输入端分别称为直接复位端或直接置0 端端()和直接置位端或直接置和直接置位端或直接置1端端(),和和 平时固平时固定接高电位，处于定接高电位，处于1态；当加负脉冲后，由态；当加负脉冲后，由1态变态变为为0态。态。Q端的状态规定为触发器的状态，设端的状态规定为触发器的状态，设Qn为为原来的状态，称为原态；原来的状态，称为原

3、态；Qn+1为加触发信号为加触发信号(正、正、负脉冲或时钟脉冲负脉冲或时钟脉冲)后新的状态，称为新态或次态。后新的状态，称为新态或次态。(1)时有置时有置0功能功能当当G2门的门的 加负脉冲后，加负脉冲后，G2门输出门输出 反馈到反馈到G1门，按门，按“全全1出出0”，故，故G1门输出门输出Q=0；再反馈到再反馈到G2门，即使负脉冲消失，仍然门，即使负脉冲消失，仍然Q=0、(2)时有置时有置1功能功能当当G1门的门的 加负脉冲后，加负脉冲后，G1门输出门输出Q=1反馈到反馈到G2门，按门，按“全全1出出0”，故，故G2门输出门输出 ；再反；再反馈到馈到G1门，即使负脉冲消失，仍然门，即使负脉冲

4、消失，仍然Q=1、(3)时有保持功能时有保持功能这时这时 和和 端均未加负脉冲，触发器保持原端均未加负脉冲，触发器保持原态不变，即态不变，即Qn+1=Qn。(4)时时Q=1、，同时变同时变 1后状态不定，应禁止出现。后状态不定，应禁止出现。图图8-(b)是由与非门组成的基本是由与非门组成的基本RS触发器的逻辑触发器的逻辑符号，图中输入端引线靠近方框的小圆圈表示触符号，图中输入端引线靠近方框的小圆圈表示触发器用负脉冲来置发器用负脉冲来置0 或置或置1，即低电平有效，故，即低电平有效，故用用 和和 。图。图8-1(c)是波形图，其中最后段波形是波形图，其中最后段波形以虚线来表示以虚线来表示 和和

5、同时由同时由0变变 1后的状态不定。后的状态不定。表表8-1是由与非门组成的基本是由与非门组成的基本RS触发器的逻辑功触发器的逻辑功能表。两者可对照分析。能表。两者可对照分析。图8-1 由与非门组成的基本RS触发器8-1基本RS触发器的功能表2.可控可控RS触发器触发器图图8-2(a)所示是可控所示是可控RS 触发器的逻辑图，其中，与触发器的逻辑图，其中，与非门非门G1和和G2组成组成基本基本RS触发器触发器,与非门与非门G3和和G4组成组成引导电路引导电路。R和和S是置是置0和置和置1信号输入端，高电平有信号输入端，高电平有效。图效。图8-2(b)所示是可控所示是可控RS 触发器的逻辑符号。

6、触发器的逻辑符号。在数字电路中所使用的触发器在数字电路中所使用的触发器,往往用一种正脉冲来往往用一种正脉冲来控制触发器的翻转时刻控制触发器的翻转时刻,这种正脉冲就称为时钟脉冲这种正脉冲就称为时钟脉冲CP,它也就是一种控制命令。通过引导电路来实现时它也就是一种控制命令。通过引导电路来实现时钟脉冲对输入端钟脉冲对输入端R和和S的控制，故称为的控制，故称为可控可控RS触发器，触发器，也称为同步也称为同步RS触发器。触发器。当时钟脉冲当时钟脉冲CP=0时时,不论不论R和和S的电平如何变化，的电平如何变化，G3和和G4门输出均为门输出均为1，基本，基本触触发器保持原状态不变发器保持原状态不变。仅。仅当当

7、CP=1时，触发器才按时，触发器才按R，S端的输入状态来决定其输出状态端的输入状态来决定其输出状态。时钟脉冲过去。时钟脉冲过去后，输出状态不变。后，输出状态不变。(1)在CP=1时若R=0、S=1，则有置1功能(2)在CP=1时若R=1、S=0，则有置0功能(3)在CP=1时若R=0、S=0，则有保持功能(4)在CP=1时应禁止出现R=1、S=1在CP=1期间要求R、S不全为1，即CP=1期间应满足约束条件 RS=0 表8-2是逻辑功能表。图8-2可控RS触发器表8-2可控RS触发器功能表可控RS触发器的逻辑功能可用RS触发器的特征方程表示：和和 是直接置是直接置0和直接置和直接置1端，用在工

8、作之初预端，用在工作之初预先使触发器处于某一给定的状态，在工作过程中先使触发器处于某一给定的状态，在工作过程中不用它们不用它们,不用时让它们处于不用时让它们处于1态态(高电平高电平)。Qn+1与与S、R和和Qn在波形图中的对应关系如图在波形图中的对应关系如图8-3(a)所示。所示。图8-3可控RS触发器波形图8.1.2 8.1.2 JK触发器触发器图图8-4 4(a)所示是主从型所示是主从型JK触发器的逻辑图，它由两触发器的逻辑图，它由两个可控个可控RS触发器串联组成，分别称为主触发器和从触发器串联组成，分别称为主触发器和从触发器，这是触发器，这是“主从型主从型”的由来。此外，还有一个非的由来

9、。此外，还有一个非门将两个触发器联系起来，门将两个触发器联系起来，J和和K是信号输入端，它是信号输入端，它们分别与们分别与 和和Q构成与逻辑关系，成为主触发器构成与逻辑关系，成为主触发器的的S和和R端：端：和和 R=KQ，而从触发器的，而从触发器的S端端和和R端即为主触发器的输出端端即为主触发器的输出端 Q和和 。(1)若若CP=1期间期间J=1、K=1，则，则CP下降沿到计数下降沿到计数JK触发器在触发器在J=K=1的情况下，来一个时钟脉冲，的情况下，来一个时钟脉冲，就使它翻转一次，即就使它翻转一次，即Qn+1=。这表明，在这种。这表明，在这种情况下，触发器具有计数功能。情况下，触发器具有计

10、数功能。(2)若若CP=1期间期间J=0、K=0，则，则CP下降沿到保持下降沿到保持原态原态即即Qn+1=Qn(3)若若CP=1期间期间J=1、K=0，则，则CP下降沿到置下降沿到置1 即即Qn+1=1 (4)若若CP=1期间期间J=0，K=1，则，则CP下降沿到置下降沿到置0即即Qn+1=1 表8-3是主从型JK触发器的逻辑状态表。下降沿触发的主从型触发器逻辑符号如图8-4（b）所示,在CP输入端靠近方框处用一小圆圈来表示下降沿触发。图8-4主从型JK触发器表8-3 JK触发器功能表JK触发器的特征方程为波形图中Qn+1与J、K和Qn的对应关系如图8-5(a)所示。图8-5（b）给出了初态为

11、0时对应CP、J、K作出触发器的状态Q的波形的一个实例。主从型JK触发器存在一次变化现象图8-5主从型JK触发器波形图8.1.3 D触发器触发器在时钟脉冲作用下具有置置0 0和置和置1功能的触发器称为D D触发器触发器。可以将JK触发器转换为D触发器，其逻辑图与逻辑符号如图8-7(a)和(b)所示。当D=1，即J=1，K=0时，在CP的下降沿触发器翻转为(或保持)1态；当D=0，即J=0，K=1时，在CP的下降沿触发器翻转为(或保持)0态。由此可见，某个时钟脉冲来到之后输出端Q的状态和该脉冲来到之前输入端D的状态一致，D触发器的逻辑功能表见表8-4。图8-7 D触发器表8-4 D触发器的功能表

12、D触发器的特征方程为:Qn+1=D国内生产的D触发器主要是维持阻塞型，它属于边沿触发器。如双上升沿D触发器74LS74,四上升沿D触发器74LS175等，它们在时钟脉冲的上升沿触发的边沿触发器,逻辑符号如图8-8,CP输入端不加小圆圈。图8-8上升沿D触发器逻辑符号边沿型触发器分上升沿触发和下降沿触发，它的状态是在CP上升沿或下降沿时刻才能发生变化，边沿型触发器只按上升沿或下降沿时刻来之前靠近上升沿或下降沿时刻的输入信号及原来的状态来决定上升沿或下降沿时刻来到后的新状态。与要求CP=1期间的J、K的值一定的主从型JK触发器相比，下降沿触发的边沿型JK触发器与下降沿触发的主从型JK触发器边沿型触

13、发器的Qn+1与J、K和Qn对应关系波形图如图8-9所示。主从型要求CP=1期间的J、K的值一定，而边沿型只是要求J、K在靠近CP的触发的边沿的一小部分时间内J、K的值一定，因此边沿型触发器比主从型触发器抗干扰能力强。图8-9 JK触发器Qn+1与J、K和Qn对应关系波形图8.1.4T触发器和T触发器1.T触发器在时钟脉冲作用下具有计数和保持计数和保持功能的触发器称为T T触发器触发器。可以将JK触发器转换为T触发器，其逻辑图与逻辑符号如图8-20(a)和(b)所示。当T=1，即J=1，K=1时，在CP的下降沿触发器计数计数翻转；当T=0，即J=0，K=0时，在CP的下降沿触发器保持保持为原态

14、。T触发器的逻辑状态表见表8-5。图8-10 T触发器 表8-5 T触发器的状态表T触发器的特征方程为在时钟脉冲作用下具有计数计数功能的触发器称为T触发器。可将JK触发器、D触发器转换为T触发器，如图8-11所示。也可将D触发器转换为T触发器，如图8-12所示它的逻辑功能是每来一个时钟脉冲，即翻转一次，即 ，具有计数功能。2.T触发器图8-11 JK触发器转换为T触发器 图8-12 D触发器转换为T触发器 8.2 寄存器寄存器8.2.1 数码寄存器数码寄存器图8-13(a)所示是由基本RS触发器组成的4位数码寄存器，其工作过程为：先复位(清零)使4个触发器全处于0态，清零后 ；当“寄存指令”（

15、正脉冲）来到时，4位二进制数d3d2d1d0就存入4个触发器：当数码d=1时，则 ，基本RS触发器实现置1功能，输出Q=1；当d=0时，则 ，基本RS触发器实现保持功能，输出为原清零状态，即Q=0。当加“取出指令”（正脉冲）时，则将4个与门开通，其输入端即为所存二进制数d3d2d1d0。数码寄存器也可以用D触发器组成，如图8-13（b）所示。这种寄存器的各位数码是同时输入、同时输出的，这种寄存器的各位数码是同时输入、同时输出的，称为称为并行输入并行输入/并行输出的寄存器并行输出的寄存器。图8-13 四位数码寄存器8.2.2 移位寄存器移位寄存器1.单向移位寄存器图8-14所示是由JK触发器组成

16、的4位左移移位寄存器。F0接成D触发器，数码由D端输入。设寄存的二进制数为1011，按移位脉冲的工作节拍从高位到低位依次串行串行送到D端。工作之初先清零。首先D=1，第一个移位脉冲的下降沿来到时使触发器F0翻转，Q0=1,其它仍保持0态。接着D=0，第二个移位脉冲的下降沿来到时使F0和F1同时翻转，由于F1的J端为1、k端为0，F0的J端为0、k端为1，所以Q1=1，Q0=0，Q2和Q3仍为0，以后过程见图8-25，移位一次存入一个新数码，直到第四个脉冲的下降沿来到时，存入结束。这时，可以从四个触发器的Q端得到并行的数码输出。而从第四个脉冲的下降沿来到第七个脉冲的下降沿来，则分别将所存入的10

17、11逐位从Q3端串行输出串行输出。图8-14 JK触发器组成的4位移位寄存器 图8-15 左移寄存器波形图 2.多功能双向移位寄存器(1)工作原理 图8-16所示是多功能移位寄存器工作模式简图，该移位寄存器具有保持、右移、左移和并入(即并行输入)等功能。由于该寄存器的低位在左、高位在右，因此左移是高位移向低位，右移是低位移向高位。实现多种功能双向移位寄存器的一种方案如图8-17所示(仅以Fm为例)。当S1S0=00时保持 ；当S1S0=01时右移 ；当S1S0=10时左移 ；当S1S0=11时并行输入 图8-16多功能移位寄存器工作模式简图 图8-17多功能双向移位寄存器的一种方案(2)典型集

18、成电路 CMOS 4位双向移位寄存器74HC/HCT194的逻辑电路图如图8-18所示。它由4个RS触发器及它们的输入控制电路组成。表8-7是74HCT194 的功能表。图8-18 CMOS 4位双向移位寄存器74HC/HCT194逻辑电路图表表8-7 7 74HCT194 的功能表的功能表有时要求在移位过程中数据不要丢失，仍然保持在寄存器中。此时，只要将来移位寄存器的最高位的输出接至最低位的输入、或最低位的输出接至最高位的输入，即将移位寄存器的首尾相连就可实现上述功能。这种寄存器称为循环移位寄存器循环移位寄存器，它也可以作为计数器用，称为环形环形计数器数器。8.2.38.2.3环形计数器环形

19、计数器下面以4位环形计数器为例进行介绍。1.电路组成4位环形计数器如图8-19所示，由4个D触发器按 、连接而成。图8-19 4位环形计数器 2.状态转换图和工作时序假设寄存器初始状态为(Q0Q1Q2Q3)=1000，那么在移位脉冲的作用下，其状态将按表8-8中顺序转换。该n位环形计数器计数器的计数长度为N=n，它有2n-n个状态没有利用。如果移位寄存器中的初始状态不同，就会有不同的状态转换图，如图8-20所示。表8-8 状态转换表图8-20 4位环形计数器状态(Q0Q1Q2Q3)转换图4位环形计数器可能有那么多不同的循环时序，只能从这些循环时序中选出一个来工作，这就是工作时序或有效时序。其他

20、未被选中的循环时序称为异常时序或无效时序。若选择以1000为初始状态的时序为工作时序，则可以用于对四相单四拍步进电动机的控制的；若选择以1100为初始状态的时序为工作时序，则可以用于对四相双四拍步进电动机的控制的。如果使用正反转控制端X，令X=1时完成上述右移位的环形计数器计数器功能实现步进电动机的正转，则X=0时完成反馈函数D3=Q0的左移位的环形计数器计数器功能实现步进电动机的反转。3.顺序脉冲输出一般选择以1000或1101为初始状态的时序为工作时序，因为它们只循环一个“1”或“0”，不用经过译码就可以从各触发器的Q端得到顺序脉冲输出。以1000为初始状态、以1101为初始状态的顺序脉冲

21、输出波形如图8-21所示。图8-21 4位环形计数器的波形图4.自启动的环形计数器的设计自启动的环形计数器的设计可以采用D0的卡诺图上改变包围圈的圈法进行设计。若4位环形计数器选择以1000为初始状态的时序为工作时序，在D0的卡诺图上改变包围圈的圈法，如图8-22所示。修改逻辑后 ，修改逻辑后状态转换图如图8-23所示，由图8-23可知,，修改逻辑后所设计的电路具有有自启动功能。图8-22 改变包围圈的圈法的D0卡诺图图8-23 能自启动的4位环形计数器状态(Q0Q1Q2Q3)转换图能自启动的4位环形计数器如图8-24所示。图8-24 能自启动的4位环形计数器8.3 计数器计数器8.3.1二进

22、制计数器二进制计数器1.二进制加法计数器二进制加法计数器n位二进制加法计数器由位二进制加法计数器由n个触发器构成，计数规律个触发器构成，计数规律是：每来一个计数脉冲，最低位是：每来一个计数脉冲，最低位(第第0位位)触发器翻转触发器翻转一次；除最低位外其他任何第一次；除最低位外其他任何第i位触发器是在相邻的位触发器是在相邻的低位低位(即第即第i-1位位)触发器从触发器从1变为变为0(进位进位)时计数翻转，时计数翻转，换言之，所有低位换言之，所有低位(第第0位至第位至第i-1位位)触发器状态都为触发器状态都为1，再来一个计数脉冲时第，再来一个计数脉冲时第i位触发器计数翻转。位触发器计数翻转。由上述

23、计数规律可总结由上述计数规律可总结n位二进制加法计数器的结构位二进制加法计数器的结构特征如下：特征如下：(1)最低位触发器的时钟脉冲最低位触发器的时钟脉冲CP0应选用计数脉冲应选用计数脉冲CP并且最低位触发器采用触发器。并且最低位触发器采用触发器。(2)除最低位外的第除最低位外的第i位触发器的结构特征位触发器的结构特征:1)若采用若采用T触发器，则其时钟脉冲触发器，则其时钟脉冲CPi只有在第只有在第i-1位位触发器状态触发器状态Qi-1的下降沿到出现。因此，如果触发的下降沿到出现。因此，如果触发器是下降沿触发就取第器是下降沿触发就取第i-1位触发器位触发器Qi-1端作为时钟端作为时钟脉冲脉冲C

24、Pi；如果触发器是上升沿触发就取第；如果触发器是上升沿触发就取第i-1位触位触发器的发器的 端作为时钟脉冲端作为时钟脉冲CPi。这种二进制加法。这种二进制加法计数器的各位触发器时钟脉冲不相同，称为计数器的各位触发器时钟脉冲不相同，称为异步二异步二进制加法计数器。进制加法计数器。2)若采用功能触发器，则其时钟脉冲可选用计数脉若采用功能触发器，则其时钟脉冲可选用计数脉冲冲CP，而，而T端只是在所有低位（第端只是在所有低位（第0位至第位至第i-1位）位）触发器状态都为触发器状态都为1时才为时才为1，即，即 这种二进制加法计数器的各位触发器时钟脉冲同为这种二进制加法计数器的各位触发器时钟脉冲同为计数脉

25、冲计数脉冲CP，称为，称为同步二进制加法计数器同步二进制加法计数器。如图如图8-27（a）所示是用）所示是用4个下降沿触发主从型个下降沿触发主从型JK触触发器来组成的异步发器来组成的异步4位二进制加法计数器。图位二进制加法计数器。图8-27(b)是它的工作波形图。是它的工作波形图。如图8-28(a)所示是用4个上降沿触发D触发器来组成的异步4位二进制加法计数器。图8-28(b)是它的工作波形图。图8-27下降沿触发的异步4位二进制加法计数器图8-28上降沿触发的异步4位二进制加法计数器如图8-29(a)所示是用4个主从型JK触发器来组成的同步4位二进制加法计数器。图8-29（b）所示是它的工作

26、波形图。图8-29 同步4位二进制加法计数器由工作波形图知n位二进制计数器的功能：不仅可以计数也可作为分频器，即 ,。一般地n位二进制计数器可实现2n分频。2.二进制减法计数器n位二进制减法计数器由n个触发器构成，其计数规律是：每来一个计数脉冲，最低位(第0位)触发器翻转一次；除最低位(第0位)外其他任何第i位触发器是在相邻的低位(即第i-1位)触发器从0变为1(借位)时计数翻转，换言之，也是所有低位(第0位至第i-1位)触发器状态都为0，再来一个计数脉冲时第i位触发器计数翻转。由上述计数规律可总结n位二进制减法计数器的结构特征如下：1)最低位触发器的时钟脉冲CP0应选用计数脉冲CP并且最低位

27、触发器采用T触发器。2)除最低位外的第i位触发器的结构特征：若采用T功能触发器功能触发器，则其时钟脉冲CPi只有在第i-1位触发器状态Qi-1的上升沿到出现。因此，如果触发器是上升沿触发就取第i-1位触发器Qi-1端作为时钟脉冲CPi；如果触发器是下降沿触发就取第i-1位触发器的 端作为时钟脉冲CPi。这种二进制减法计数器的各位触发器时钟脉冲不相同，称为异步二进制减法计数器。若采用T功能触发器，则其时钟脉冲可选用计数脉冲CP，而T端只是在所有低位（第0位至第i-1位）触发器状态都为0时才为1，即 这种二进制减法计数器的各位触发器时钟脉冲同为计数脉冲CP，称为同步二进制减法计数器。图8-30(a

28、)是用4个主从型JK触发器来组成的异步4位二进制减法计数器。图8-30(b)是工作波形图。图8-30下降沿触发的异步4位二进制减法计数器图8-31(a)所示是用4个D触发器来组成的异步4位二进制减法计数器。图8-31(b)是工作波形图。图8-31上降沿触发的异步4位二进制减法计数器图8-32(a)是用4个主从型JK触发器来组成的同步4位二进制减法计数器。图8-32(b)是工作波形图。图8-32 同步4位二进制减法计数器8.3.2十进制计数器十进制计数器这里仅介绍广泛使用 8421编码的十进制计数器。表8-10是8421码十进制加法计数器的状态表。1.同步十进制加法计数器与二进制加法计数器比较,

29、来第十个脉冲不是由1001变为1010，而是恢复0000。如果十进制加法计数器仍由4个主从型JK触发器组成，J、K端的逻辑关系式应作如下修改：(1)第0位触发器F0，每来一个计数脉冲就翻转一次，故J0=1、K0=1；(2)第1位触发器F1，在Q0=1时再来一个脉冲翻转，但在Q3=1时不得翻转，故 、K1=Q0；(3)第2位触发器F2，在Q1=Q0=1，再来一个脉冲翻转，故J2=K2=Q1Q0；(4)第3位触发器F3，在Q2=Q1=Q0=1时再来一个脉冲翻转，并来第十个脉冲时应由1翻转为0，故J3=Q2Q1Q0、K3=Q0。由上述逻辑关系式可得图8-33（a）所示4个主从型JK触发器来组成的同步

30、十进制加法计数器的逻辑图。比较图8-33和图8-29中各位触发器J,K端的连接方式，只是触发器F1的J端和F3的K端不同。图8-33(b)所示是十进制加法计数器的工作波形图图8-33 4个主从型JK触发器来组成的同步十进制加法计数器2.CT74LS290二-五-十进制集成计数器(1)CT74LS290的功能 如图8-34所示是74LS290型二-五-十进制计数器的逻辑图和外引线排列图，表8-10是其功能表。R01和R02是清零输入端；S91和S92是置“9”输入端。清零时S9）和S92中至少有一个为0，不使置1，以保证清零可靠进行。它有两个时钟脉冲输入端，输入计数脉冲CP0和CP1。1)只输入

31、计数脉冲CP0，由Q0输出，F1F3三位触发器不用，为二进制计数器。2)只输入计数脉冲CP1，由Q3、Q2、Q1输出，为五进制计数器。现分析如下：触发器F1、F2、F3的J、K端逻辑关系式：、K1=1，J2=1、K2=1，J3=Q2Q1、K3=1。先清零使Q3Q2Q1=000，这时各J,K端的电平为J1=1、K1=1，J2=1、K2=1，J3=0、K3=1。根据JK触发器的逻辑状态表得出各触发器的下一条状态，即001。其中F2只在Q1的状态从1变为0 时才能翻转。而后再以001分析下一条状态，得出010。一直分析到恢复000为止。在分析过程中列出表8-11的状态表，可见经过5个脉冲循环一次，故

32、为五进制计数器。3)将Q0端与F1的CP1端连接，输入计数脉冲CP。按照上述的分析方法，可知为8421码十进制计数器，即从初始状态0000开始计数，经过十个脉冲后恢复0000。图8-34 74LS290型二-五-十进制计数器表8-10 74LS290的功能表 表8-11五进制计数器的状态分析(2)CT74LS290构成 N进制计数器反馈置“0”法：当满足一定的条件时利用计数器的复位端强迫计数器清零，重新开始新一轮计数。利用反馈置“0”法可用已有的计数器得出小于原进制的计数器。1)用一片CT74LS290可构成十进制计数器，如图8-35所示。如将十进制计数器适当改接，利用其清零端进行反馈清零，则

33、可得出十以内的任意进制计数器。例例8-38-3 用CT74LS290分别实现六进制计数器、七进制计数器解：74LS290为异步清零的计数器，采用反馈置“0”实现六进制计数器的方法是：当状态 0110（6）出现时，将 Q2=1，Q1=1 送到复位端 R01和R02，使计数器立即清零,重新开始新一轮计数。状态 0110仅瞬间存在的“过渡状态”，它用于产生异步清零信号R01 R02=Q2Q1；采用反馈置“0”实现七进制计数器的方法是：当出现 0111(7)时，计数器立即清零，重新开始新一轮计数。状态 0111仅瞬间存在的“过渡状态”,它用于产生异步清零信号R01 R02=Q2Q1Q0。电路连接如图8

34、-36所示。图8-35 74LS290构成十进制计数器 图8-36 例8-3电路连接图一般地，用一片74LS290利用反馈置“0”法构成十以内的任意N进制计数器时，只是在74LS290构成十进制计数器的连线中，改接R01和R02清零端，使得“过渡状态过渡状态”中中Q为为1的端相与的结果等于的端相与的结果等于R01 1和和R02相与的结果相与的结果。其中“过渡状态”是N的8421码。2)用两片CT74LS290可构成百进制计数器，如图8-37所示。如将百进制计数器适当改接，利用其清零端进行反馈清零，则可得出百以内任意进制计数器。图8-37 两片CT74LS290构成百进制计数器例例8-48-4用

35、两片74LS290构成二十四进制计数器解：74LS290为异步清零的计数器，采用反馈置“0”实现二十四进制计数器的方法是先用两片74LS290构成百进制计数器，然后按如下方式修改复位端 R01和R02：当出现状态N=24，即十位出现 0010个位出现0100时，将十位的 Q1=1，个位的Q2=1 送到复位端 R01和R02，使计数器立即清零,重新开始新一轮计数。状态0010 0100（24）仅瞬间存在的“过渡状态”，它用于产生异步清零信号R01 R02=Q1(十位)Q2(个位)。电路连接如图8-38所示。图8-38 例8-4的图8.3.38.3.3集成同步计数器集成同步计数器典型的集成4位二进

36、制同步加法计数器74LS161和74LS163和集成8421BCD十进制同步加法计数器74LS160和74LS162具有许多相同之处，又应用广泛，现从应用角度对它们的引脚排列图、逻辑功能示意图、功能描述等进行介绍。1.引脚排列图集成4位二进制同步加法计数器74LS161和74LS163和集成8421BCD十进制同步加法计数器74LS160和74LS162具有相同的引脚排列图，如图8-39所示。图8-39 74LS161(3)/74LS160(2)引脚排列图2.逻辑功能示意图74LS161（74LS163）和74LS160（74LS162）具有相同的逻辑功能示意图，如图8-40所示。图8-40

37、74LS161(3)/74LS160(2)逻辑功能示意图3.逻辑功能描述74LS161(74LS163)和74LS160(74LS162)具有异步(或同步)清零、同步预置数、保持、同步计数等功能。其中清零功能优先级别最高、预置数优先级别次之、保持、同步计数优先级最低。(1)74LS161和74LS160具有异步清零而74LS163和74LS162具有同步清零功能1)对74LS161和74LS160而言，当清零端 时立即清零，使Q3Q2Q1Q0=0000；2）对74LS163和74LS162而言，当 时还须同步时钟脉冲CP上升沿到才能清零,使得Q3Q2 Q1Q0=0000。(2)74LS161（

38、74LS163）和74LS160（74LS162）都具有同步预置数功能，即 ,CP上升沿到时 Q3Q2 Q1Q0=D3D2 D1D0。(3)当 ,时具有保持功能，即:Q3Q2 Q1Q0保持状态不变，并且当CTT=0时进位信号CO=0，当CTT=1时进位信号CO也是保持状态不变：1)对4位同步二进制加法计数器74LS161/74LS163进位信号CO=；2)对同步十进制加法加法计数器74LS 160/74LS162进位信号CO=(4)当 ,并且CP时具有同步加法计数功能:1）74LS161(74LS163)具有4位同步二进制加法计数器功能,其进位信号CO=2）74LS160(74LS162)具有

39、同步十进制加法计数器功能,其进位信号CO=74LS161和74LS160的功能表如表8-12所示，74LS163和74LS162的功能表如表8-13所示。表8-12 74LS161四位二进制/74LS160十二进制同步加法计数器的功能表表8-13 74LS163四位二进制/74LS162十二进制同步加法计数器的功能表8.38.3.4 中规模集成计数器实现中规模集成计数器实现N 进制进制(任意任意)计数器计数器1.利用同步清零或置数端获得利用同步清零或置数端获得 N 进制计数进制计数当计数到SN 1 后，再来一个计数脉冲CP使计数回到S0 状态,具体步骤如下：1）写出状态SN 1的二进制代码；2

40、）求归零逻辑表达式；3）画连线图。2.用异步清清 0 端或置数端归零获得 N 进制计数器当计数到过渡态SN时立即使计数回到S0 状态,具体步骤如下：1）写出状态SN的二进制代码；2）求归零逻辑表达式；3）画连线图。当需要扩大计数器的容量时，可将多片集成计数器进行级联。如两片16 进制集成计数器级联为1616 进制计数器两片10进制集成计数器级联为1010 进制计数器例8-5 用4位二进制计数器 74163 构成十二进制计数器。解：1）写出状态SN-1=S11=1011 2)归零逻辑表达式 或3）画连线图如图8-41或如图8-42所示。图8-41 用同步置数端获得的 11 进制计数器图8-42

41、用同步清 0端获得的 11 进制计数器例例8-68-6 用利用74160接成同步六进制计数器解”1)写出状态SN=S6=0110或写出状态SN 1=S5=01012)归零逻辑表达式 或3)画连线图如图8-3或图8-44所示。图8-43 用异步清 0端获得的 6进制计数器图8-44用同步置数端获得的6进制计数器8.4 555定时器及其基本应用定时器及其基本应用8.4.1 555定时器定时器常用555定时器有TTL定时器CB555和CMOS定时器CC7555，两者外引线编号和功能是一致的。这里以CB555为例分析，其电路和外引线排列如图8-45所示。图8-45 CB555定时器CB555定时器含有

42、两个电压比较器C1和C2、一个基本RS触发器、一个与门、一个非门、一个放电晶体管T和3个5千欧电阻组成的分压器。反相比较器C1的参考电压为2UCC/3,同向比较器的参考电压为UCC/3。两者均由分压器上取得。各外引线的功能是：2为低电平触发端。当2端的输入电压（即同向比较器C2输入电压）u12高于UCC/3时，C1的输出为1；当输入电压低于UCC/3时，C2的输出为0，使基本RS触发器置1。6为高电平触发端。当6端的输入电压（即反相比较器C1输入电压）u11低于2UCC/3时，C1的输出为1；当输入电压高于2UCC/3时，C2的输出为0，使触发器置0。4为复位端，由此端输入负脉冲（或使其电位低

43、于0.7V）而使触发器直接复位（置0）。5为电压控制端，在此端可外加一电压改变比较器的参考电压。不用时，经0.01F的电容接“地”，以防止干扰的引入。7为放电端，当与门的输出端为1时，放电晶体管T导通，外接电容元件通过T放电。3为输出端，输出电流可达200mA,由此可直接驱动继电器、发光二极管、扬声器、指示灯等。输出高电压比电源电压UCC约低13V。8为电源端，可在518V范围内使用。1为接“地”端。表8-14 CB555定时器的工作原理说明表8.4.2由由555定时器组成的单稳态触发器定时器组成的单稳态触发器8-46 单稳态触发器1.稳定状态（0t1)基本RS触发器输出Q=0，即输出电压u0

44、为0。2.暂稳状态（t1t2)在t1时刻，输入触发负脉冲，其幅度低于UCC/3，故C2的输出 将触发器置1，u0由0变为1，电路进入暂稳状态。这时放电管T截止，电源又对电容充电。当uC上升略高于2UUCC/3时(在t2时刻)，C1的输 出 ，从而使触发器自动翻转到Q=0的稳定状态。此后电容C迅速放电，使uCUCC/3，于是 ，触发器保持0态不变，u0也为0。输出的是矩形脉冲，其宽度(暂稳状态持续时间)为 tP=RCln3=1.1RC 单稳态触发器常用于脉冲整形和定时控制等方面。8.4.3 由由555定时器组成施密特触发器定时器组成施密特触发器施密特触发器也叫迟滞比较器。比较器输出电压施密特触发

45、器也叫迟滞比较器。比较器输出电压发生跳变时的输入电压值称为比较器的门限电压发生跳变时的输入电压值称为比较器的门限电压或阈值电压。迟滞比较器具有两个门限电压，大或阈值电压。迟滞比较器具有两个门限电压，大的一个称为的一个称为上门限电压上门限电压UT+，小的一个称为，小的一个称为下门限下门限电压电压UT，二者的差值电压，二者的差值电压UT=UT+UT称为称为回差电压回差电压。上门限电压。上门限电压UT+是当输入电压由小逐步是当输入电压由小逐步增大的过程中输出电压发生跳变时的输入电压值，增大的过程中输出电压发生跳变时的输入电压值，而下门限电压而下门限电压UT是当输入电压由大逐步减小的是当输入电压由大逐

46、步减小的过程中输出电压发生跳变时的输入电压值。过程中输出电压发生跳变时的输入电压值。图图8-47(a)是由是由CB555定时器组成的施密特触发器。定时器组成的施密特触发器。电压传输特性如图电压传输特性如图8-47(b)所示。由传输特性知道，所示。由传输特性知道，这是输出与输入在逻辑相反，故为这是输出与输入在逻辑相反，故为反相施密特触反相施密特触发器发器，符号见图，符号见图8-47(c)。图8-47施密特触发器8.4.4 8.4.4 由由555定时器组成的多谐振荡器定时器组成的多谐振荡器图8-49（a）所示是由CB555定时器组成的多谐振荡器。u0为连续的矩形波，如图8-49(b)。图8-49多

47、谐振荡器第一个暂稳状态的脉冲宽度tp1，即电容C充电时间为 tp1(R1+R2)Cln2=0.7(R1+R2)C 第二个暂稳状态的脉冲宽度tp2，即电容C放电时间为 tp2R2Cln2=0.7R2C 振荡周期为 T=tp1+tp20.7(R1+2R2)C 8.5模拟量和数字量的转换模拟量和数字量的转换8.5.1数数-模转换器模转换器1.4位倒T形电阻网络D/A转换器下面只介绍目前用的较多的倒T形电阻网络数-模转换器，其电路如图8-50所示。它由R-2R倒T形电阻网络、电子模拟开关S0S3和运算放大器等组成。运算放大器接成反相比例运算电路，其输出为模拟电压u0。D3、D2、D1、D0为输入4位二

48、进制数，各位的数码分别控制相应的模拟开关。Di=0,Si则将电阻2R接地Di=1,Si接运算放大器反相端，电流Ii流入求和电路。根据运放线性运用时虚地的概念可知，无论模拟开关Si处于何种位置，与Si相连的2R电阻将接“地”或虚地。因此，可作出计算流入每个2R电阻的电流的等效电路，如图8-51所示。由图8-51可看出，AA、BB、CC、DD左边部分电路的等效电阻均为R，从参考电压+UR端输入电流为I=UR/R，流入每个2R电阻的电流从高位到低位按2的整数倍递减：I3=I/2、I2=I/4、I1=I/8、I0=I/16，而流入运放的总电流为 i=D0I0+D1 I1+D2I2+D3 I3=D0I/

49、16+D1 I/8+D2I/4+D3I/2=(8D3+4D2+2D1+D0)I/16=（D323+D222+D121+D020)输出模拟电压为 图8-50 倒T形电阻网络DAC 图8-51 2R电阻的电流计算电路n 位倒T形电阻网络DAC有：令 则:可见，在电路中输入的每一个二进制数NB，均能得到与之成正比的模拟电压输出。2.集成D/A转换器AD7520AD7520是10位CMOS数-模转换器，其电路如图8-52所示。它与图8-50相似，采用倒T形电阻网络。模拟开关是CMOS型的，也同时集成在芯片上，但运算放大器是外接的。运放的反馈电阻可使用内部电阻，也可采用外接电阻，运算放大器输出模拟电压为

50、图8-52 集成D/A转换器AD75203.关于D/A转换器精度的讨论为提高D/A转换器的精度，对电路参数的要求：(1)基准电压稳定性好(2)倒T形电阻网络中R和2R电阻比值的精度要高；(3)每个模拟开关的开关电压降要相等(3)为实现电流从高位到低位按2的整数倍递减，模拟开关的导通电阻也相应地按2的整数倍递增。8.5.2 模模-数转换器数转换器下面只介绍逐次逼近型模逐次逼近型模-数转换器数转换器。什么是逐次逼近？好比用4个分别重8克克、4克克、2克克、1克克的砝码去称重13克克的物体，称重顺序表见8-15。逐次逼近型模-数转换器工作原理与上述称物过程十分相似。n位逐次逼近型模-数转换器框图如图