超大规模集成电路设计.docx

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1、 超大规模集成电路设计 随着半导体工业的进展和工艺的深入,VLSI(超大规模集成电路)设计正快速地向着规模越来越大,工作频率越来越高方向进展。显而易见,规模的增大和频率的提高势必将产生更大芯片的功耗,这对芯片封装,冷却以及牢靠性都将提出更高要求和挑战,增加更多的本钱来维护这些由功耗所引起的问题。而在便携式设备领域,如智能手机、手提电脑等现在智能生活的必需品对芯片功耗的要求更为严格和迫切。 由于时钟树工作在高频状态,随着芯片规模增大,时钟树规模也快速增大,通过集成clockgating电路降低时钟树功耗是目前时序数字电路系统设计季节省功耗最有效的处理方法。Clockgating的集成可以在RTL

2、设计阶段实现,也可以在综合阶段用工具进展自动插入。由于利用综合工具在RTL转换成门级网表时自动插入clockgating的方法简洁高效,对RTL无需进展改动,是目前广为采纳的clockgating集成方法。 本文将具体介绍clockgating的根本原理以及适用的各种clockgating策略,在实际设计中,应依据设计的特点来选择适宜的clockgating,从而实现面积和功耗的优化。综合工具在对design自动插入clockgating是需要满意肯定条件的:存放器组(registerbank)使用一样的clock信号以及一样的同步使能信号,这里所说的同步使能信号包括同步set/reset或者

3、同步loadenable等。图1即为没有应用clockgating技术的一组registerbank门级电路,这组registerbank有一样的CLK作为clock信号,EN作为同步使能信号,当EN为0时,register的输出通过选择器反应给其输入端保持数据有效,只有当EN为1时,register才会输入新的DATAIN。可以看出,即使在EN为0时,registerbank的数据处于保持状态,但由于clk始终存在,clktree上的buffer以及register始终在耗电,同时选择电路也会产生功耗。 综合工具假如使用clockgating技术,那么对应的RTL综合所得的门级网表电路将如图

4、2所示。图中增加了由LATCH和AND所组成的clockgatingcell,LATCH的LD输入端为registerbank的使能信号,LG端(即为LATCH的时钟电平端)为CLK的反,LATCH的输出ENL和CLK信号相与(ENCLK)作为registerbank的时钟信号。假如使能信号EN为高电平,当CLK为低时,LATCH将输出EN的高电平,并在CLK为高时,锁定高电平输出,得到ENCLK,明显ENCLK的togglerate要低于CLK,registerbank只在ENCLK的上升沿进展新的数据输出,在其他时候保持原先的DATAOUT。从电路构造进展比照,对于一组registerba

5、nk(n个registercell)而言只需增加一个clockgatingcell,可以削减n个二路选择器,节约了面积和功耗。从时序分析而言,插入clockgatingcell之后的registerbankENCLK的togglerate明显削减,同时LATCHcell的引入抑制了EN信号对registerbank的干扰,防止误触发。所以从面积/功耗/噪声干扰方面而言,clockgating技术都具有明显优势。 对于日益简单的时序集成电路,可以依据design的构造特点,以前面所述的根本clockgating技术为根底实现多种简单有效的clockgating技术,包括模块级别(modulele

6、vel)clockgating,增加型(enhanced)clockgating以及多级型和层次型clockgating技术。模块级别的clockgating技术是在design中搜寻具备clockgat-ing条件的各个模块,当模块有同步掌握使能信号和共同CLK时,将这些模块分别进展clockgating,而模块内部的registerbank仍可以再进展独立的clockgating,也就是说模块级别clockgating技术是可以和根本的registerbankclockgating同时使用。假如reg-isterbank只有2bit的register,常规根本的clockgating技术是

7、不适用的,增加型和多级型clockgating都是通过提取各组registerbank的共同使能信号,而每组registerbank有各自的使能信号来实现降低togglerate。而层次型clockgating技术是在不同模块间搜寻具备可以clockgating的register,也即提取不同模块之间的共同使能信号和相关的CLK。 综上所述,clockgating技术在超大规模集成电路的运用可以明显改善存放器时钟的togglerate和削减芯片面积,从而实现芯片功耗和本钱的降低。实际设计过程中,需要依据芯片电路的构造特点来选择,针对不同的电路结果选择适宜的clockgating技术会实现不同效果。 ：王英 王金城 单位：展讯科技杭州有限公司