数字电路设计举例.doc

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1、7.5 数字电路设计举例7.5.1数字系统的实现方法l 数字系统的实现方法大致有以下几种 采用通用的集成逻辑器件（一般为多片、MSI）组成传统方法。实际应用比较广泛。目前仍被使用。其弊端： 系统的性能需待电路搭建完毕，才可测试；设计、调试难度大，研制周期长不利于新产品抢占市场！。 设计过程中，设计者的灵活性很小；搭成的系统所需芯片种类多、数量大（而且一旦不成功，需要改变设计，原有的印制电路板甚至包括器件都将全部报废），因此，系统的体积和成本都很大。 采用单片机作为核心来实现特点：所用器件少，使用灵活，也得到广泛应用。但，工作速度较低。因为，在单片机中指令必须被逐条执行顺序执行（而硬件是可以并发

2、执行的），所以此法不如其它方法直接采用硬线逻辑的方法速度快具体实现方法，将在后续课程单片机中介绍。 采用复杂PLD（CPLD或FPGA）实现 一个复杂的数字系统，只需一片或几片即可实现特点：系统体积小、功耗低、可靠性高、易于进行修改、速度较高等优点。成为当今实现数字系统的首选方案。 设计功能完整的数字系统芯片此法可以看作是上一种方法的延伸/升级（用一片系统级芯片SOC实现）无论是用CPLD/FPGA实现还是用系统级芯片SOC实现，都需要借助EDA开发软件来设计，只是后者的芯片集成度更高、功能更加强大，设计更为复杂。借助EDA开发软件，用PLD设计实现电子系统，给数字系统的设计带来了深刻的变革u

3、 基于芯片的设计尤其是采用功能极其强大的新型PLD时，而不是对电路板的设计；可以直接通过设计PLD芯片来实现数字系统的功能，将原来由电路板设计完成的大部分功能放在PLD芯片的设计中进行。u 设计者的灵活性； 允许设计者定义器件的内部逻辑和引脚根据实际情况和要求，自己定义！，同样的芯片可以实现功能各异的数字系统！u 系统设计的工作量和难度因为许多工作已经可以交给开发软件来做了 u 工作效率因为设计过程的每一步都可以仿真验证，出现错误可以及时纠正、调整。，加速了新产品的研制过程；u 芯片数量，使系统的体积、功耗，系统的可靠性因为芯片的集成度愈来愈高，功能愈来愈强大。作为后续课程的基础，同时也是课程

4、设计的基础，本节着重介绍采用CPLD实现数字系统的方法着重介绍用Verilog HDL语言建模，借助开发软件进行数字系统设计的方法。7.5.2数字电路设计举例例1. 设计一个定时器。（P377 Exam7.5.1）要求具有下列功能:复位/启动nRST表示低有效：nRST表示信号为0时，Restart暂停/连续nPAUSE表示低有效：nPAUSE表示信号为0时，PAUSE定时器完成的功能0定时器复位（置初始值24）（if“n”，Reset）11定时器开始倒计时减计数，减至零保持不变不同于一般的减计数器！，且令输出Alarm=110定时器暂停计时需设立计数使能控制端（if“n”，PAUSE）解（1

5、） 设计要求分析实际这里还需要一个振荡器来产生周期性的时钟脉冲而输出也应经过锁存显示译码电路与数码管相连，Alarm信号则应当送至一个蜂鸣器，以便在定时到点的时候发出提示音。这里都略去。依题意， 减计数器； nRST相当于“预置数控制”置数8h24(BCD码的24D)，低有效预置数，优先权最高； nPAUSE相当于“计数使能控制”，低有效暂停； 设置Alarm输出端，以便提示“定时时间到”。（2） Verilog HDL源程序：module Timer24s(nRST, nPAUSE ,CP, Alarm, Q1,Q0); input nRST , nPAUSE, CP; output Ala

6、rm; output 3:0 Q1, Q0;reg 3:0 Q1,Q0;assign Alarm=(Q1,Q0=0)&nPAUSE; /减计数至0且不要暂停时，提示“定时结束”。 /当输出信号时，若按下nPAUSE（=0），也可解除报警。always(negedge nRST or posedge CP) if(nRST)Q1,Q0=8h24此处若写作“8d24”则实际将置数为“0001_1000”; /nRST=0,则置数24D else if(nPAUSE)Q1,Q0=Q1,Q0; /nPAUSE=0,则暂停计数 else if(Q1,Q0=0)Q1,Q0=0; /减计数至0（全0），则停

7、止计数 else if(Q0=0) /个位为0(而十位非0)，需向十位借1，个位变9 begin Q1=Q1-1； Q0= 9; end else /个位不为0，则只需个位减1 Q0=Q0-1；endmodule （3） ISE仿真测试（Lecture7_5, Ex7_5_1）例2. 设计一个电子钟（具有时、分、秒计时；24小时制；可校正分钟、小时）。（要求：见P379 ）解（1） 设计要求分析 主体：同步加计数器（8421BCD码计数器）秒计数、分计数：60进制；小时计数：24进制；其中，分计数、小时计数，“可校正分、时”通过改变使能端的状态，实现快速加计数这种做法使得时间预置操作简便易行只

8、需改变一个键就可以校正时间不需要很多输入键，可以减小系统的体积。，来校正分、时 显示译码电路：将8421码转换为驱动7段显示数码管（共阴极）的信号（2） 分层次结构框图 组成框图：P379 图7.5.2； 层次结构图：P380图7.5.3注意：此图中略去了译码显示部分实际应用时，这部分可以另外处理，例如，采用动态扫描的方式来显示，详见下例 系统框图以此确定顶层模块的I、O端口。（3） 具体的 Verilog HDL描述 顶层模块top_CLOCK通过结构描述，将子模块互连，构成顶层模块顶层模块的输入、输出端口的设置取决于系统的要求。框图程序module top_CLOCK(nCR, CP, A

9、dj_H, Adj_M, DH1,DH0, DM1,DM0, DS1,DS0); input nCR,CP,Adj_H,Adj_M; output 6:0 DH1,DH0, DM1,DM0 , DS1,DS0;wire EN_M,EN_H,CO_S,CO_M; /定义中间节点assign EN_M=(Adj_M)?1:CO_S;assign EN_H=(Adj_H)?1:CO_M;cnt_60_disp u0(nCR,CP,1,DS1,DS0, CO_S); /子模块又是由若干个低层模块构成。cnt_60_disp u1(nCR,CP,EN_M,DM1,DM0, CO_M);cnt_24_di

10、sp u2(nCR,CP,EN_H,DH1,DH0);endmodule 显示译码模块框图程序module bin_led7(Bin, Led7); input 3:0 Bin; output 6:0 Led7;reg 6:0 Led7;always(Bin)case(Bin)4h0:Led7=7b; 注意说明数据的位宽 /显示“0”4h1:Led7=7b; /显示“1”4h2:Led7=7b;4h3:Led7=7b;4h4:Led7=7b;4h5:Led7=7b;4h6:Led7=7b;4h7:Led7=7b;4h8:Led7=7b;4h9:Led7=7b;4ha:Led7=7b;4hb:L

11、ed7=7b;4hc:Led7=7b;4hd:Led7=7b;4he:Led7=7b;4hf:Led7=7b;endcaseendmodule 计数器模块框图程序module cnt_24(nCR,EN,CP, Q1,Q0); input nCR,EN,CP; output 3:0 Q1,Q0; reg 3:0 Q1,Q0;always(negedge nCR or posedge CP)if(nCR)Q1,Q04h2|Q04h9|Q1,Q0=8h23) Q1,Q0=4h9)不必加Q1=1的条件了。因为这里的“else”已经意味着该数在23以内了。 /逢十进一 begin Q1=Q1+1； Q

12、0=0; end else Q0=Q0+1;endmodule框图module cnt_60(nCR,CP,EN, Q1,Q0, Cout); input nCR,CP,EN; output 3:0 Q1,Q0; output Cout;reg 3:0 Q1,Q0;assign Cout=(Q1,Q0=8h59)&EN; /小时计数器所没有的分、秒计数器都要有进位输出always(negedge nCR or posedge CP)if(nCR)Q1,Q04h5|Q04h9|Q1,Q0=8h59) Q1,Q0=0; /异常情况，或者计数至最高状态，则复位else if (Q0=9)不必加Q1=

13、5的条件了！ /逢十进一 begin Q1=Q1+1; Q0=0; endelse Q0=Q0+1;endmodule 计数_显示译码模块1框图：（a）方法一：用原理图输入法连接相关模块（b）方法二：结构描述（元件例化调用低层模块cnt_60、bin_led7）module cnt_60_disp(nCR,CP,EN, D1,D0, CO); input nCR,CP,EN; output 6:0 D1,D0; output CO;wire 3:0Q1,Q0;cnt_60 u0(nCR,CP,EN,Q1,Q0,CO);bin_led7 u1(Q0,D0); /每位十进制数需要一套显示译码电路，

14、然后送往一个LED数码管显示bin_led7 u2(Q1,D1);endmodule例3. （补充）设计一个4 LED数码管（共阴极）动态扫描显示译码电路。（1） 问题的引出由上例可见，在需要同时显示多位数字时，如果每一位数字都分别采用一个译码电路，则势必导致电路的输出端太多（如上例，仅仅连接数码管的输出端子就需要7*6每个数码管有段需要个端子，总共位数字，所以共需根接至数码管的信号线。=42个！）（2） 解决的办法及结构框图采用动态扫描译码显示控制电路的原理（画示意图） 共阴极数码管：当且仅当阴极（com端）为“0”时，a g的信号有效，能够显示相应数码（发光）。 人眼有视觉暂留如果能够实现

15、快速切换，依次点亮各个LED，则肉眼并不能觉察看起来就像同时显示。具体做法 数码管的输入端连接将所有的LED之ag全部并联全部数码管共同拥有7个输入端ag；但，每个数码管的“com”（阴极）输入端分别引出每个数码管的“com”是独有的。图中每个数码管的com端未标出。实际每个数码管的ag信号能否起作用取决于该数码管的com端是否为0。 动态扫描译码显示控制电路7段显示译码电路只需一套其输出将送至数码管的ag；而其输入则依次来自几个不同的数据源（对本例为4个：D3D0）由数据选择器控制；同时，与数据选择器选择的数据源相对应，通过一个顺序脉冲产生电路，依次产生相应的一个低电平送至该数码管的“com

16、”；例如，当环形计数器输出“1110”MUX选择D0送去译码，同时，相应地使com0=0，D0将被LED0显示出来（因为其它com均为“1”，输入无效）；然后，环形计数器输出“1101” MUX选择D1送去译码，并同时使com1=0，D1将被LED1显示。 整个电路的状态转换节奏由一个CP脉冲（频率较高）和计数器控制。结构框图显示译码电路的输出（7位：ag）送至各个数码管的ag。但它们并不会同时显示字符只有com=0的数码管会显示相应的字符！环形计数器的输出（4位）（低有效）分别送至4个数码管的com端用于选择与译码对象相对应的数码管。举例说明。逻辑框图（TOP）（3） Verilog HDL

17、程序（从略）例4. *（补充） 4位数字频率计的设计实现通过本例着重说明以下几点：1. 数字频率计的测频原理；2. 对不同实现方法的比较：CPLD比SSI、MSI芯片实现的电路简单，性能更优；3.由此例借鉴简单数字电路的设计方法。a. 设计要求分析由文字描述确定系统的功能，从而找出设计实现的方法。 频率计能够检测/计量输入信号的频率；数字频率计能将检测结果用数码管显示出来。 4位数字频率计测量范围：09,999Hz，4位十进制数显示。b. 直接测频原理明确电路的工作原理，才能找出系统的构成方法应当具有哪些模块，它们相互间的关系，等等根据“频率”的定义单位时间里脉冲的个数计数当然在此之前计数器必

18、须清零从开始计数1s内通过闸门（与门）的脉冲个数，便可得到输入脉冲信号的频率，以数码管（十进制数）显示出来数字频率计。 计数之后再将结果送至输出显示计数的过程中并不将其显示，因为这是一个快速变化的过程。c. 4位数字频率计系统框图将系统分割为若干功能块（子模块）d. 设计实现解一用SSI和MSI芯片设计实现。1） 系统逻辑电路图（用SSI实现的方案）LE=0时，数据直接传输；LE=1时，数据锁存。对CC40110而言，“数据锁存”不影响计数。锁存的目的：是使数码管只在每次计数完毕时更新，避免显示的数码随着计数器的数字飞速变化只显示检测的结果。2） *系统各个部分的工作原理（简述）时基电路用MM

19、5369与石英晶体接成3.57MHz晶体振荡器/分频器，产生精确的60Hz每秒60个周期60个脉冲为1秒的方波输出，送控制电路（由CC4017等器件组成）作为其时钟脉冲。控制电路主要用于产生1s闸门信号61/60-1/60=60/60=1(秒)、锁存信号和清零信号等。由计数器-译码电路（CC4017）环形计数器、基本SR锁存器和单稳态电路组成上面一个单稳态电路，平时（稳态）为“0”，暂态为“1”清零；下面一个单稳态电路，稳态为“1”锁存，暂态为“0”直接传输（数据更新）。两片10#计数-译码芯片CC4017级联构成62进制计数器（状态循环：061），CP来自时基电路送来的60Hz的方波，用以控

20、制“闸门”。对输入信号计数之前，计数器处于0态（每次计数结束，数据更新之后，电路会自动清零，但前次测频计数的结果被内部锁存）。计数-锁存-译码显示电路由4片CC40110和4个共阴极LED数码管组成。CC40110：10#加/减计数、兼有锁存、7段显示译码、驱动功能。R：清零，高有效；LE：锁存控制端，LE=0，直接传输；反之，锁存。4片级联，组成09999加计数器，TE接地（计数使能）。解一用ispLSI系列的PLD芯片ispLSI1016继GAL电路之后出现的PLD器件.早期的在系统可编程逻辑器件isp.设计4位数字频率计。1） 器件选择4位数字频率计属于小型数字系统，所以，选用内含200

21、0个门属于集成度较低的（大规模集成电路），早期的的ispLSI1016可以满足要求。2） 系统原理框图整个频率计电路由一片ispLSI1016和少量外围电路组成，其中外围电路包括：由施密特触发器组成的输入信号整形电路使其变为边沿陡峭且具有一定的驱动能力的信号，以确保其能够有效触发当然，如果输入信号边沿陡峭，则此电路不必。由14位二进制计数/分频器CC4060与石英晶体构成的振荡电路/分频器，用于产生精确的8Hz的方波信号。石英振荡器的频率为32768Hz=2e15，经过2e12分频后，得到8Hz的信号输出由4片CC4511功能表见P151组成BCD码7段译码/驱动电路。注意：译码功能也可以用i

22、spLSI1016芯片实现。但考虑到ispLSI1016的I/O口数量有限共32个I/O口，并且其I/O口不能直接驱动LED数码管，所以采用外加译码、驱动电路更合适。频率计的主要功能由ispLSI1016实现。3） 电路设计“自上而下”，先设计出顶层原理图，然后对顶层原理图中的各个功能模块用硬件描述语言VHDL描述。顶层原理图 图中，蓝色标记为芯片的外部引脚。主要分为3个模块：（4位）10#计数器模块（CNT10）； 控制模块（CNT13和CODE）：用于产生1s（=）的闸门信号、clr信号、lock信号。锁存器模块（LOCK）4） 用硬件描述语言VHDL当然，也可以用VerilogHDL来描

23、述同样功能的电路。这里以VHDL的源程序为例，也是为了让大家对VHDL有所认识，便于与VerilogHDL比较。对各个模块作具体的功能描述注意：这里采用的逻辑功能描述方法就是“混合式输入”原理图与HDL（文本）描述结合哪种方便用哪种。用VHDL描述各个模块的功能，再用原理图的方式把它们相互连接成最后的逻辑原理图。（源程序）CNT13 /13进制加计数器entity CNT13 is Port ( clk : in STD_LOGIC; q : inout STD_LOGIC_VECTOR (3 downto 0);end CNT13;architecture Behavioral of CNT

24、13 isbeginprocess(clk)begin if clk=1 and clkevent then /clk上升沿有效 if q=1100 then q=0000; /有效状态循环：00001100（共计13种状态），13进制加计数器 else q=q+1; end if; end if;end process;end Behavioral;CODE /译码电路振荡器+计数器+译码器，用来产生定时控制信号。entity CODE is Port ( din : in STD_LOGIC_VECTOR (3 downto 0); ch,clr,lock : inout STD_LOGI

25、C);end CODE;architecture Behavioral of CODE is signal dout : STD_LOGIC_VECTOR (2 downto 0);begin doutdoutdoutdoutdoutdoutdoutdoutdoutdoutdoutdout=XXX;end case;end process;end Behavioral;CNT10 /10进制加计数器，用于对被测信号计数 entity CNT10 is Port ( clk,ch,clr : in STD_LOGIC; co: inout STD_LOGIC; q3,q2,q1,q0 : ino

26、ut STD_LOGIC; end CNT10; architecture Behavioral of CNT10 is signal q: STD_LOGIC_VECTOR(3 downto 0); begin process(clk,ch,clr) begin if clr=1 异步清零，高有效then /异步清零q=0000; elsif ch=1计数使能，高有效 then /ch=1则计数使能if clk=1 and clkevent then /CP上升沿有效 if q=1001 then /十进制，逢十进一 q=0000;elseq=q+1;end if;end if; end i

27、f; end process; co=1 when q=”1001” else 0; end Behavioral;LOCK /锁存器entity LOCK is Port ( d: in STD_LOGIC_VECTOR (3 downto 0); clk : in STD_LOGIC; q : output STD_LOGIC_VECTOR (3 downto 0);end LOCK;architecture Behavioral of LOCK is signal d: STD_LOGIC_VECTOR (3 downto 0);beginprocess(clk)beginif clk=

28、1 then /电平敏感q=d; else q=q;end if;end process; end Behavioral;LOCK4 /将4个LOCK合并为1个模块LOCK4entity LOCK4 is Port ( d3,d2,d1,d0 : in STD_LOGIC_VECTOR (3 downto 0); clk : in STD_LOGIC; q3,q2,q1,q0 : inout STD_LOGIC_VECTOR (3 downto 0);end LOCK4;architecture Behavioral of LOCK4 isbeginprocess(clk)beginif cl

29、k=1 then /电平敏感q3=d3;q2=d2;q1=d1;q0=d0 ;elseq3=q3;q2=q2;q1=q1;q0=q0;end if;end process;end Behavioral;用Lattice公司的EDA开发软件ISP Synario完成设计（设计输入和编译、设计仿真、引脚锁定、JED文件生成和下载编程（具体操作步骤参见ISP Synario软件说明）。这样，ispLSI1016就被设计成了具有4位数字频率计功能的专用集成电路芯片（ASIC）。解二 用Xilinx公司的ispCPLDXC95108设计实现。可将ispLSI1016以及4个CC4511（7段译码/驱动）

30、的功能全部集成在一片XC95108中只需附加一个晶体振荡器，以及整形电路当然，若输入信号为规整的脉冲，则整形电路不必。！ 用Xilinx公司的isp器件XC95108设计实现，可以参照上面的思路，但可以更简单。例如，cnt13和Code可以用一个模块（Core）替代；4个CNT10可以用结构描述组成的一个模块（cnt_10000）来实现；4个LOCK也可以用一个模块（Latch）实现；此外，4个显示译码-锁存电路可以采用动态扫描的办法，共用一个显示译码电路LEDctrl_4关于这个模块的具体描述，见下面的补充例题例。芯片资源使用情况：Macrocells: 56/108(52%) ;Pterm

31、s: 352/540(66%);Registers: 40/108(38%);Function Block Inputs:119/216(56%)具体的设计方案，留待各位课后去思考。XC95108Xilinx公司XC9500系列产品之一，亦属于ispCPLD产品，编程次数可达10000次以上。内部含有108个宏单元(Macro)；540个乘积项(Pterms)；108个寄存器（Reg）；216个功能块（FB）；69个I/O口（Pin）。XC95108能将不太复杂的系统集成在一个芯片里，因而可以用作为课程设计中的核心器件。由本例可见，所用芯片的集成度愈高、功能愈强大，其实现系统的电路愈简单因为器件生产厂家不断推出更新功能更加强大、使用更加方便的开发软件.。只是，需要借助HDL描述，借助EDA开发软件来完成。 课下作业7.5节：1实验3、4布置时间、内容预习要求