计算机组成原理第二版唐朔飞课后习题答案.pdf

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1、第1章计算机系统概论1.什么是计算机系统、计算机硬件和计算机软件？硬件和软件哪个更重要？解：P3计算机系统：由计算机硬件系统和软件系统组成的综合体。计算机硬件：指计算机中的电子线路和物理装置。计算机软件：计算机运行所需的程序及相关资料。硬件和软件在计算机系统中相互依存，缺一不可，因此同样重要。2.如何理解计算机的层次结构？答：计算机硬件、系统软件和应用软件构成了计算机系统的三个层次结构。(1)硬件系统是最内层的，它是整个计算机系统的基础和核心。(2)系统软件在硬件之外，为用户提供一个基本操作界面。(3)应用软件在最外层，为用户提供解决具体问题的应用系统界面。通常将硬件系统之外的其余层称为虚拟机

2、。各层次之间关系密切，上层是下层的扩展，下层是上层的基础，各层次的划分不是绝对的。3.说明高级语言、汇编语言和机器语言的差别及其联系。答：机器语言是计算机硬件能够直接识别的语言，汇编语言是机器语言的符号表示，高级语言是面向算法的语言。高级语言编写的程序(源 程 序)处于最高层，必须翻译成汇编语言，再由汇编程序汇编成机器语言(目标程序)之后才能被执行。4.如何理解计算机组成和计算机体系结构？答：计算机体系结构是指那些能够被程序员所见到的计算机系统的属性，如指令系统、数据类型、寻址技术组成及I/。机理等。计算机组成是指如何实现计算机体系结构所体现的属性，包含对程序员透明的硬件细节，如组成计算机系统

3、的各个功能部件的结构和功能，及相互连接方法等。5.冯诺依曼计算机的特点是什么？解：冯诺依曼计算机的特点是：P8 计算机由运算器、控制器、存储器、输入设备、输出设备五大部件组成；指令和数据以同同等地位存放于存储器内，并可以按地址访问；指令和数据均用二进制表示；指令由操作码、地址码两大部分组成，操作码用来表示操作的性质,地址码用来表示操作数在存储器中的位置；指令在存储器中W 页序存放，通常自动顺序取出执行；机器以运算器为中心（原始冯诺依曼机6.圆出计算机硬件组成框图，说明各部件的作用及计算机系统的主要技术指标。答：计算机硬件组成框图如下：输入设备 输出设备主机 外设各部件的作用如下：控 制 器：整

4、机的指挥中心，它使计算机的各个部件自动协调工作。运 算 器：对数据信息进行处理的部件，用来进行算术运算和逻辑运算。存 储 器：存放程序和数据，是计算机实现 存储程序控制 的基础。输入设备：将人们熟悉的信息形式转换成计算机可以接受并识别的信息形式的设备。输出设备：将计算机处理的结果（二进制信息）转换成人类或其它设备可以接收和识别的信息形式的设备。计算机系统的主要技术指标有：机器字长：指CPU 一次能处理的数据的位数。通常与CPU的寄存器的位数 有 关，字长越长，数的表示范围越大，精度也越高。机器字长也会影响计算机的运算速度。数据通路宽度：数据总线一次能并行传送的数据位数。存储容量：指能存储信息的

5、最大容量，通常以字节来衡量。一般包含主存容量和辅存容量。运算速度：通 常 用MIPS（每秒百万条指令1 MFLOPS（每秒百万次浮点运算）或CPI（执行一条指令所需的时钟周期数）来衡量。CPU执行时间是指CPU对特定程序的执行时间。主 频：机器内部主时钟的运行频率，是衡量机器速度的重要参数。吞 吐 量：指流入、处理和流出系统的信息速率。它主要取决于主存的存取周期。响应时间：计算机系统对特定事件的响应时间，如实时响应外部中断的时间等。7.解释下列概念：主机、CPU、主存、存储单元、存储元件、存储基元、存储元、存储字、存储字长、存储容量、机器字长、指令字长。解：P9-10主 机：是计算机硬件的主体

6、部分，由CPU和主存储器M M合成为主机。CPU:中央处理器，是计算机硬件的核心部件，由运算器和控制器组成；（早期的运算器和控制器不在同一芯片上，现 在 的CPU内除含有运算器和控制器外还集成了 CACHE 1主 存：计算机中存放正在运行的程序和数据的存储器，为计算机的主要工作存 储 器，可随机存取；由存储体、各种逻辑部件及控制电路组成。存 储 单 元：可存放一个机器字并具有特定存储地址的存储单位。存 储 元 件：存储一位二进制信息的物理元件，是存储器中最小的存储单位，又叫存储基元或存储元，不能单独存取。存 储 字：一个存储单元所存二进制代码的逻辑单位。存 储 字 长：一个存储单元所存储的二进

7、制代码的总位数。存储 容量：存储器中可存二进制代码的总量;（通常主、辅存容量分开描述）。机器字长：指CPU 一次能处理的二进制数据的位数，通 常 与CPU的寄存器位数有关。指令字长：机器指令中二进制代码的总位数。8.解释下列英文缩写的中文含义：CPU、PC.IR.CU、ALU、ACC、MQ、X、MAR、MDR、I/O、MIPS、CPI.FLOPS解：全面的回答应分英文全称、中文名、功能三部分。CPU:Central Processing Unit,中央处理机（器），是计算机硬件的核心部 件，主要由运算器和控制器组成。PC:Program Counter,程序计数器，其功能是存放当前欲执行指令的

8、地址，并可自动计数形成下一条指令地址。IR:Instruction Register,指令寄存器，其功能是存放当前正在执行的指令。CU:Control Unit,控制单元（部 件）,为控制器的核心部件，其功能是产生微操作命令序列。ALU:Arithmetic Logic Unit,算术逻辑运算单元，为运算器的核心部件,其功能是进行算术、逻辑运算。ACC:Accumulator,累 加 器，是运算器中既能存放运算前的操作数，又能存放运算结果的寄存器。MQ:Multiplier-Quotient Register,乘商寄存器，乘法运算时存放乘数、除法时存放商的寄存器。X:此字母没有专指的缩写含义，

9、可以用作任一部件名，在此表示操作数寄 存 器，即运算器中工作寄存器之一，用来存放操作数；MAR:Memory Address Register,存储器地址寄存器,在主存中用来存放欲访问的存储单元的地址。MDR:Memory Data Register,存储器数据缓冲寄存器，在主存中用来存放从某单元读出、或要写入某存储单元的数据。I/O:Input/Output equipment,输入/输出设备，为输入设备和输出设备的总称，用于计算机内部和外界信息的转换与传送。MIPS:Million Instruction Per Second,每秒执行百万条指令数,为计算机运算速度指标的一种计量单位。9.

10、画出主机框图，分别以存数指令STA M 和 加 法 指 令ADD M(M均为主存地址)为 例，在图中按序标出完成该指令(包括取指令阶段)的信息流程(如一工假设主存容量为256M*32位,在指令字长、存储字长、机器字长相等的条件下，指出图中各寄存器的位数。解：主机框图如P13图1.11所示。(1)STA M 指 令：PCMAR,MARMM,MM-MDR,MDRIR,OP(IR)-CU,AdQRLMAR,ACCMDR,MAR一MM,WR(2)ADD M 指 令:PCMAR,MARMM,MMMDR,MDR-IR,OP(IR)-CU,Ad(IR)-MAR,RD,MMMDR,MDRX,ADD,ALUAC

11、C,ACCMDR,WR假设主存容量256M*32位，在指令字长、存储字长、机器字长相等的条件下，ACC、X、IR、MDR寄存器均为32位,PC和MAR寄存器均为28位。10.指令和数据都存于存储器中，计算机如何区分它们？解：计算机区分指令和数据有以下2种方法：通过不同的时间段来区分指令和数据，即在取指令阶段（或取指微程序）取出的为指令，在执行指令阶段（或相应微程序）取出的即为数据。通过地址来源区分，由PC提供存储单元地址的取出的是指令，由指令地址码部分提供存储单元地址的取出的是操作数。第2章计算机的发展及应用1.通常计算机的更新换代以什么为依据？答：P22主要以组成计算机基本电路的元器件为依据

12、，如电子管、晶体管、集成电路等。2.举例说明专用计算机和通用计算机的区别。答：按照计算机的效率、速度、价格和运行的经济性和实用性可以将计算机划分为通用计算机和专用计算机。通用计算机适应性强，但牺牲了效率、速度和经济性，而专用计算机是最有效、最经济和最快的计算机，但适应性很差。例如个人电脑和计算器。3.什么是摩尔定律？该定律是否永远生效？为什么？答：P23,否，P36第 3 章系统总线1.什么是总线？总线传输有何特点？为了减轻总线负载，总线上的部件应具备什么特点？答：P41.总线是一种能由多个部件分时共享的公共信息传送线路。总线传输的特点是：某一时刻只允许有一个部件向总线发送信息，但多个部件可以

13、同时从总线上接收相同的信息。为了减轻总线负载，总线上的部件应通过三态驱动缓冲电路与总线连通。2.总线如何分类？什么是系统总线？系统总线又分为几类，它们各有何作用，是单向的，还是双向的，它们与机器字长、存储字长、存储单元有何关系？答：按照连接部件的不同，总线可以分为片内总线、系统总线和通信总线。系统总线是连接CPU、主存、I/O 各部件之间的信息传输线。系统总线按照传输信息不同又分为地址线、数据绩口控制线。地址线是单向的，其根数越多，寻址空间越大，即 C P U 能访问的存储单元的个数越多；数据线是双向的，其根数与存储字长相同，是机器字长的整数倍。3.常用的总线结构有几种？不同的总线结构对计算机

14、的性能有什么影响？举例说明。答：略。见 P52-55。4.为什么要设置总线判优控制？常见的集中式总线控制有几种？各有何特点？哪种方式响应时间最快？哪种方式对电路故障最敏感？答：总线判优控制解决多个部件同时申请总线时的使用权分配问题；常见的集中式总线控制有三种：链式手旬、计数器定时查询、独立请求；特 点：链式杳询方式连线简单，易于扩充，对电路故障最敏感；计数器定时杳询方式优先级设置较灵活，对故障不敏感，连线及控制过程较复杂；独立请求方式速度最快，但硬件器件用量大，连 线 多，成本较高。5.解释下列概念：总线宽度、总线带宽、总线复用、总线的主设备（或主模块1总线的从设备（或从模块 总线的传输周期和

15、总线的通信控制。答：P46。总线宽度：通常指数据总线的根数；总 线 带 宽：总线的数据传输率，指单位时间内总线上传输数据的位数；总线复用：指同一条信号线可以分时传输不同的信号。总线的主设备（主 模 块）:指一次总线传输期间，拥有总线控制权的设备（模域；总线的从设备（从 模 块）：指一次总线传输期间，配合主设备完成数据传输的 设 备（模 块），它只能被动接受主设备发来的命令；总线的传输周期：指总线完成一次完整而可靠的传输所需时间；总线的通信控制：指总线传送过程中双方的时间配合方式。6.试I;匕较同步通信和异步通信。答：同步 通信：指由统一时钟控制的通信，控制方式简单，灵活性差，当系统中各部件工作

16、速度差异较大时，总线工作效率明显下降。适合于速度差别不大的场合。异步通信：指没有统一时钟控制的通信，部件间采用应答方式进行联系，控制方式较同步复杂，灵活性高，当系统中各部件工作速度差异较大时，有利于提高总线工作效率。7.画图说明异步通信中请求与回答有哪几种互锁关系？答:见 P61-62,图 3.86.8.为什么说半同步通信同时保留了同步通信和异步通信的特点？答：半同步通信既能像同步通信那样由统一时钟控制，又能像异步通信那样允许传输时间不一致，因此工作效率介于两者之间。9.分离式通讯有何特点，主要用于什么系统？答：分离式通讯的特点是：(1)各模块欲占用总线使用权都必须提出申请；(2)在得到总线使

17、用权后，主模块在先定的时间内向对方传送信息，采用同步方式传送，不再等待对方的回答信号；(3)各模块在准备数据的过程中都不占用总线，使总线可接受其它模块的请求；(4)总线被占用时都在做有效工作，或者通过它发送命令，或者通过它传送数据,不存在空闲等待时间，充分利用了总线的占用，从而实现了总线在多个主、从模块间进行信息交叉重叠并行传送。分离式通讯主要用于大型计算机系统。10.为什么要设置总线标准？你知道目前流行的总线标准有哪些？什 么 叫plugand play?哪些总线有这一特点？答：总线标准的设置主要解决不同厂家各类模块化产品的兼容问题；目前流行的总线标准有：ISA、EISA、PCI等；plug

18、 and play:即插即用，EISA、PCI等具有此功能。11.画一个具有双向传输功能的总线逻辑图。答：在总线的两端分别配置三态门，就可以使总线具有双向传输功能。12.设数据总线上接有A、B、C、D四个寄存器，要求选用合适的74系列芯片,完成下列逻辑设计：(1)设计一个电路,在同一时间实现D-A、D-B和D-C寄存器间的传送；(2)设计一个电路，实现下列操作：TO时刻完成D-总线;T1时刻完成总线-A ;T2时刻完成A-总线；T3时刻完成总线-B。解(1)由T打开三态门将D寄存器中的内容送至总线bus,由cp脉冲同时将总线上的数据打入到A、B、C寄存器中。T和cp的时间关系如图（1）所图（1

19、）（2）三 态 门1受TO +T1控 制，以确保TO时亥IJ D-总 线，以 及T1时刻总线一接 收 门1-AO三 态 门2受T2+T3控 制，以确保T 2时 刻A-总 线，以及T3时刻总线一接收门2-B。TO、Tl、T2、T3波形图如图（2）所示。13.什么是总线的数据传输率，它与哪些因素有关？答：总线数据传输率即总线带宽，指单位时间内总线上传输数据的位数，通常用每秒传输信息的字节数来衡量。它与总线宽度和总线频率有关，总线宽度越宽,频率越快，数据传输率越高。14.设总线的时钟频率为8M HZ,一个总线周期等于一个时钟周期。如果一个总线周期中并行传送16位数据，试问总线的带宽是多少？解：由于：

20、f=8MHz,T=l/f=l/8M秒，一个总线周期等于一个时钟周期所以：总线带宽=16/(1/8M)=128Mbps15.在一个32位的总线系统中，总线的时钟频率为66M Hz，假设总线最短传输周期为4 个时钟周期，试计算总线的最大数据传输率。若想提高数据传输率，可采取什么措施？解：总线传输周期=4*1/66M秒总线的最大数据传输率=32/(4/66M)=528Mbps若想提高数据传输率，可以提高总线时钟频率、增大总线宽度或者减少总线传输周期包含的时钟周期个数。16.在异步串行传送系统中，字符格式为：1 个起始位、8 个数据位、1 个校验位、2 个终止位。若要求每秒传送120个字符，试求传送的

21、波特骄口比特率。解：一帧包含：1+8+1+2=12位故波特率为:(1+8+1+2)*120=1440bps比特率为：8*120=960bps存储器1.解 释概念：主存、辅存、Cache.RAM、SRAM、DRAM、ROM、PROM、EPROM、EEPROM、CDROM.Flash Memoryo答：主 存：主存储器，用于存放正在执行的程序和数据。CPU可以直接进行随机 读 写，访问速度较高。辅 存：辅助存储器，用于存放当前暂不执行的程序和数据，以及一些需要永久保存的信息。Cache:高速缓冲存储器，介 于CPU和主存之间，用于解决CPU和主存之间速度不匹配问题。RAM:半导体随机存取存储器，主

22、要用作计算机中的主存。SRAM:静态半导体随机存取存储器。DRAM:动态半导体随机存取存储器。ROM:掩膜式半导体只读存储器。由芯片制造商在制造时写入内容，以后只能读出而不能写入。PROM:可编程只读存储器，由用户根据需要确定写入内容，只能写入一次。EPROM:紫外线擦写可编程只读存储器。需要修改内容时，现将其全部内容 擦 除，然后再编程。擦除依靠紫外线使浮动栅极上的电荷泄露而实现。EEPROM:电擦写可编程只读存储器。CDROM:只读型光盘。Flash Memory:闪速存储器。或称快擦型存储器。2.计算机中哪些部件可以用于存储信息？按速度、容量和价格/位排序说明。答：计算机中寄存器、Cac

23、he、主存、硬盘可以用于存储信息。按速度由高至低排序为：寄存器、Cache、主存、硬 盘；按容量由小至大排序为：寄存器、Cache、主存、硬 盘；按价格/位由高至低排序为：寄存器、Cache.主存、硬盘。3.存储器的层次结构主要体现在什么地方？为什么要分这些层次？计算机如何管理这些层次？答：存储器的层次结构主要体现在Cache-主存和主存-辅存这两个存储层次上。Cache-主存层次在存储系统中主要对CPU访存起加速作用，即从整体运行的效果分析，CPU访存速度加快，接近于Cache的 速 度，而寻址空间和位价却接近于主存。主存-辅存层次在存储系统中主要起扩容作用，即从程序员的角度看，他所使用的存

24、储器其容量和位价接近于辅存，而速度接近于主存。综合上述两个存储层次的作用，从整个存储系统来看，就达到了速度快、容量大、位价低的优化效果。主存与CACHE之间的信息调度功能全部由硬件自动完成。而主存与辅存层次的调度目前广泛采用虚拟存储技术实现，即将主存与辅存的一部分通过软硬结合的技术组成虚拟存储器，程序员可使用这个比主存实际空间（物理地址空间）大得多的虚拟地址空间（逻辑地址空间）编 程，当程序运行时，再由软、硬件自动配合完成虚拟地址空间与主存实际物理空间的转换。因 此，这两个层次上的调度或转换操作对于程序员来说都是透明的。4.说明存取周期和存取时间的区别。解：存取周期和存取时间的主要区别是：存取

25、时间仅为完成一次操作的时间，而存取周期不仅包含操作时间，还包含操作后线路的恢复时间。即：存 取 周 期=存 取 时 间+恢复时间5.什 么 是 存 储 器 的 带 宽？若 存 储 器 的 数 据 总 线 宽 度 为3 2位，存取周期为200ns,则存储器的带宽是多少？解：存储器的带宽指单位时间内从存储器进出信息的最大数量。存 储 器 带 宽=l/200ns x32位=160M位/秒=20MB侬 =5M字 侬注 意：字 长32位，不 是16位。(注：lns=10-9s)6.某机字长为32位，其存储容量是64KB,按字编址它的寻址范围是多少？若主存以字节编址，试画出主存字地址和字节地址的分配情况。

26、解：存储容量是64KB时，按字节编址的寻址范围就是64K,如按字编址，其寻址范围为：64K/(32/8)=16K字节地址字地址0000H0000H0001H0002H0003H0004H0001H0005H0006H0007H0008H0002H0009H主存字地址和字节地址的分配情况：如图7.一个容量为16KX32位的存储器，其地址线和数据线的总和是多少？当选用下列不同规格的存储芯片时，各需要多少片？1KX4位，2Kx8 位,4Kx4 位，16Kxi 位,4Kx8 位，8Kx8 位解：地址线和数据线的总和=14+32=46根；选择不同的芯片时，各需要的片数为：1KX4:(16Kx32)/(1

27、KX4)=16x8=128片2Kx8:(16Kx32)/(2Kx8)=8x4=32 片4Kx4:(16Kx32)/(4Kx4)=4x8=32 片16Kxl：(16Kx32)/(16Kxl)=1x32=32 片4Kx8:(16Kx32)/(4Kx8)=4x4=16 片8Kx8:(16Kx32)/(8Kx8)=2x4=8片8.试比较静态RAM和 动 态RAMO答：略。(参看课件)9.什么叫刷新？为什么要刷新？说明刷新有几种方法。解：刷 新：对DRAM定期进行的全部重写过程；刷新原因：因电容泄漏而引起的DRAM所存信息的衰减需要及时补充,因此安排了定期刷新操作；常用的刷新方法有三种：集中式、分散式、

28、异步式。集 中 式：在最大刷新间隔时间内，集中安排一段时间进行刷新，存 在CPU访存死时间。分 散 式：在每个读/写周期之后插入一个刷新周期，无C P U访存死时间。异 步 式：是集中式和分散式的折衷。1 0 .半导体存储器芯片的译码驱动方式有几种？解：半导体存储器芯片的译码驱动方式有两种：线选法和重合法。线 选 法：地址译码信号只选中同一个字的所有位，结构简单，费 器 材；重 合 法：地址分行、列两部分译码，行、列译码线的交叉点即为所选单元。这种方法通过行、列译码信号的重合来选址，也称矩阵译码。可大大节省器材用量，是最常用的译码驱动方式。1 1 .一 个8KX8位的动态R A M芯 片，其内

29、部结构排列成2 5 6 x2 5 6形 式，存取周期为0.1 p so试问采用集中刷新、分散刷新和异步刷新三种方式的刷新间隔各为多少？解：采用分散刷新方式刷新间隔为：2 m s,其中刷新死时间为：2 5 6 x0.1|js=2 5.6|J S采用分散刷新方式刷新间隔为：2 5 6 x(O.l M S+xO.l p s)=5 1.2 p s采用异步刷新方式刷新间隔为：2 m s1 2 .画 出 用1 0 2 4 x4位的存储芯片组成一个容量为64KX8位的存储器逻辑框图。要 求 将6 4 K分 成4个 页 面，每个页面分1 6组，指出共需多少片存储芯片。解：设采用S R A M芯 片，则：总 片

30、 数=（6 4 Kx8 位）/（1 0 2 4 x4位）=6 4 x2 =1 2 8 片题意分析：本题设计的存储器结构上分为总体、页面、组 三 级，因此画图时也应分三级画。首先应确定各级的容量：页 面 容 量=总 容 量/页 面 数=64KX8/4=16 K x 8位，4片16 K x 8字串联成6 4K x 8位组 容 量=页 面 容 量/组数=16 K x 8位/16 =1KX8位，16片1KX8位字串联成16 K x 8位组 内 片 数=组 容 量/片 容 量=1KX8位/1KX4位=2片，两 片1KX4位芯片位并联成1KX8位存储器逻辑框图：（略I13.设有一个6 4K x 8位 的R

31、 A M芯 片，试问该芯片共有多少个基本单元电路（简称存储基元）？欲设计一种具有上述同样多存储基元的芯片，要求对芯片字长的选择应满足地址线和数据线的总和为最小，试确定这种芯片的地址线和数据线，并说明有几种解答。解：存储 基 元 总 数=6 4K x 8位=512K位=2位;思 路：如要满足地址线和数据线总和最小，应尽量把存储元安排在字向，因为地址位数和字数成2的幕的关系，可较好地压缩线数。设地址线根数为a,数据线根数为b，则片容量为:2ax b=21 9;b=；若 a=19,b=1,总 和=19+1=20;a=18 ,b=2,总 和=18+2=20;a=17 ,b=4,总 和=17+4=21;

32、a=16 ,b=8 ,总 和=16+8 =24;由上可看出：芯片字数越少，芯片字长越长，引脚数越多。芯片字数减1、芯片位数均按2的幕变化。结论：如果满足地址线和数据线的总和为最小，这种芯片的引脚分配方案有两种：地 址 线=1 9根，数据线=1根；或地址线=1 8根，数 据 线=2根。1 4.某8位微型机地址码为18位,若使用4K x4位的RAM芯片组成模块板结构的存储器，试 问：(1)该机所允许的最大主存空间是多少？(2 )若每个模块板为32Kx8位，共需几个模块板?(3 )每个模块板内共有几片RAM芯片？(4 )共有多少片RAM?(5)CPU如何选择各模块板？解(1)该机所允许的最大主存空间

33、是：218 x 8位=256Kx8位=256KB(2 )模块板总数=256Kx8/32Kx8=8块(3)板内片数=3 2 K x8位/4 K x 4位=8 x2 =1 6片(4)总 片 数=16片x8=128片(5)CPU通过最高3位地址译码输出选择模板，次高3位地址译码输出选择芯片。地址格式分配如下：模 板 号(3位)芯 片 号(3位)片内地址(12位)1 5.设CPU共有1 6根地址线,8根数据线，并用MREQ(低电平有效)作访存控制信号，R/W 作读写命令信号（高电平为读，低电平为写X 现有下列存储芯片：ROM（2Kx8 位，4Kx4 位，8Kx8 位），RAM（1KX4 位，2Kx8

34、位，4KX8 位），及 74138译码器和其他门电路（门电路自定X 试从上述规格中选用合适芯片，画出CPU和存储芯片的连接图。要 求：（1）最小4K地址为系统程序区，409616383地址范围为用户程序区。（2）指出选用的存储芯片类型及数量。（3）详细画出片选逻辑。解（1）地址空间分配图：系统程序区（ROM 共 4KB）:OOOOH-OFFFH用户程序区（RAM 共 12KB）:1000H-3FFFH（2）选片：ROM:选择4Kx4位芯片2 片，位并联RAM:选 择 4 K x 8 位 芯 片 3 片，字串联（RAM 1地址范围为:1000H-lFFFH,RAM2 地址范围为 2000H-2F

35、FFH,RAM3 地址范围为 3000H-3FFFH）（3）各芯片二进制地址分配如下：Al5Al4Al3Al2Al1Al0A9A8A7A6A5A4A3A2A1A0ROM1,200000000000000000000011111111111RAM100010000000000000001111111111111RAM0010000000000000C P U和存储器连接逻辑图及片选逻辑如下图所示：20010111111111111R AM300110000000000000011111111111111图(3)16.C P U假设同上题，现有8片8 K x 8位的R A M芯片与C P U相连,

36、试回答：(1)用7 4138译码器画出C P U与存储芯片的连接图；(2)写出每片R A M的地址范围;(3)如果运行时发现不论往哪片R A M写入数据后，以AO O O H为起始地址的存储芯片都有与其相同的数据，分析故障原因。(4)根据(1)的连接图,若出现地址线A13与C P U断线,并搭接到高电平上，将出现什么后果？解(1)C P U与存储器芯片连接逻辑图：(2)地址空间分配图：RAMO:0000H1FFFHRAM1:2000H3FFFHRAM2:4000H5FFFHRAM3:6000H7FFFHRAM4:8000H9FFFHRAM5:AOOOHBFFFHRAM6:COOOHDFFFHR

37、AM7:EOOOHFFFFH(3 )如果运行时发现不论往哪片R A M 写入数据后，以 AOOOH为起始地址的存储芯片(RAM5)都有与其相同的数据，则根本的故障原因为：该存储芯片的片选输入端很可能总是处于低电平。假设芯片与译码器本身都是好的，可能的情 况 有：1)该片的诙端与砒端错连或短路；2)该片的而端与CPU的 畸 端 错 连 或 短 路;3)该片的瓦端与地线错连或短路。（4）如果地址线A13与 CPU断线，并搭接到高电平上，将会出现A13恒为 T 的情况。止匕时存储器只能寻址A13=l 的地址空间（奇数片），A13=0的另一半地址空间（偶数片）将永远访问不到。若对A13=0的地址空间（

38、偶数片）进行访问,只能错误地访问到A 13=l的对应空间（奇数片）中去。1 7.写出1100、1101.1110.1111对应的汉明码。解：有效信息均为n=4位，假设有效信息用b4b3b2B1表示校验位位数k=3位，（2k=n+k+l）设校验位分别为c l、c2、c3，则汉明码共4+3=7位，即：clc2b4c3b3b2bl校验位在汉明码中分别处于第1、2、4 位cl=b40b3blc2=b4 b2 blc3=b3 b2 bl当有效信息为1100时，c3c2cl=110,汉明码为0111100o当有效信息为1101时，c3c2cl=001，汉明码为1010101o当有效信息为1110时,c3c

39、2cl=000,汉明码为0010110o当有效信息为1111时，c3c2cl=：L：LL汉明码为l l l l l l l o1 8.已知收到的汉明码（按配偶原则配置）为 1100100,1100111.1100000.1100001,检直上述代码是否出错？第几位出错?解：假设接收到的汉明码为：cl c2 b4 c3 b3 b2 bl纠错过程如下：P l=cr b 4 b 3 blP 2=c2 b 4 b 2 blP 3=c3 b 3 b 2 bl如果收到的汉明码为1100100,则 p3P2Pl=011,说明代码有错，第 3 位(b 4)出错，有效信息为：1100如果收到的汉明码为11001

40、11,则 p3P2Pl=111,说明代码有错，第 7 位(b l )出错,有效信息为：0110如果收到的汉明码为1100000,则 p3P2Pl=110,说明代码有错，第 6 位(b 2)出错，有效信息为:0010如果收到的汉明码为1100001,贝 p3P2Pl=001,说明代码有错，第 1 位(c r)出错，有效信息为:00011 9.已经接收到下列汉明码，分别写出它们所对应的欲传送代码。(1)1100000(按偶性配置)(2)1100010(按偶性配置)(3)1101001(按偶性配置)(4)0011001(按奇性配置)(5)1000000(按奇性配置)(6)1110001(按奇性配置)

41、解：(一)假设接收到的汉明码为Cl C2 B4 C3 B3 B2 B 1,按偶性配置 则：P l=c r B 4 B 3 B1P 2=C 2B4，B2Bl P 3=C 3B3Bl(1)如接收到的汉明码为1100000,P l=l 000=lP 2=l 0000=lP 3=000=0P 3P 2P l=011，第3位出错，可纠正为1110000，故欲传送的信息为1000。(2)如接收到的汉明码为1100010,P l=l 000=lP 2=l010=0P 3=00 0=0P 3P 2P l=001，第1位出错，可纠正为0100010，故欲传送的信息为0010。(3)如接收到的汉明码为110100

42、1,P l=l 00l=0P 2=l 001=0P 3=l 0l=0P 3P 2P l=000，传送无错，故欲传送的信息为0001o(二)假设接收到的汉明码为C l C 2 B4 C 3-B3 B2 BU,按奇性配置则：P 1=C 1B4B3B1 1P2=C2B4B2 BV 1P 3=C 3B3Bl 1(4 )如接收到的汉明码为0011001,P1=O1O11=1P2=O1O11=1P3=1O11=1P3P2P1=111,第 7 位出错，可纠正为0011000，故欲传送的信息为1000。(5)如接收到的汉明码为1000000,Pl=l0001=0P2=0l000l=0P3=0。01=1P3P2

43、P1=100，第4 位出错，可纠正为1001000，故欲传送的信息为0000。(6)如接收到的汉明码为1110001,Pl=l l 0 l l=0P2=l l 0 l l=0P3=00ll=0P3P2Pl=000，传送无错，故欲传送的信息为1001o2 0.欲传送的二进制代码为1001101,用奇校验来确定其对应的汉明码，若在第 6 位出错，说明纠错过程。解：欲传送的二进制代码为1001101,有效信息位数为n=7位，则汉明校验的校验位为k 位，则：2k=n+k+l,k=4,进行奇校验设校验位为C1C2C3C4,汉明码为 C1C2B7C3B6B5B4C4B3B2B1,C1=1B7B6B4B3B

44、1=11O111=1C2=lB7B5B40B2Bl=ll0l0l=0C3=lB6B5B4=l001=0C4=1B3B2B1=11O1=1故传送的汉明码为10100011101,若 第 6 位(B5)出错，即接收的码字为10100111101,则P1=1C1,B 7 B 6 B 4 B 3 B1P2=lC 2 B 7 B 5 B 4 B 2 B1=1110111=0=1011101=1P3=1C3,B 6B 5 B4=1OO101=1P4=lC 4 B 3 B 2 B1=11101=0P4P3P2Pl=0110说明第6 位出错，对第6 位取反即完成纠错。2 1.为什么在汉明码纠错过程中，新的检测

45、位P4P2P1的状态即指出了编码中错误的信息位？答：汉明码属于分组奇偶校验，P4P2Pl.=000,说明接收方生成的校验位和收到的校验位相同，否则不同说明出错。由于分组时校验位只参加一组奇偶校验，有效信息参加至少两组奇偶校验,若果校验位出错，P4P2Pl的某一位将为1,刚好对应位号4、2、1;若果有效信息出错，将引起P4P2P1中至少两位为1,如B1 出错,将使 P4Pl 均为 1,P2=0,P4P2Pl=101,22.某机字长16位,常规的存储空间为64K字，若想不改用其他高速的存储芯片，而使访存速度提高到8 倍，可采取什么措施？画图说明。解：若想不改用高速存储芯片，而使访存速度提高到8 倍

46、，可采取八体交叉存取技术，8体交叉访问时序如下图：I启动存储体0 j_J启动存储体1启动存储体2启动存储体3启动存储体4启动存储体5启动存储体6启动存储体7nJ单体访存周期PU2 3.设CPU共有1 6根地址线，8根数据线，并用M/记作为访问存储器或I/O的控制信号（高电平为访存，低电平为访I/O）,W R（低电平有效）为写命令，记（低电平有效）为读命令。设计一个容量为64KB的采用低位交叉编址的8体并行结构存储器。现有下图所示的存储器芯片和138译码器。0 0画 出CPU和存储器芯片（芯片容量自定）的连接图，并写出图中每个存储芯片的地址范围（用十六进制数表示X解：8体低位交叉并行存储器的每个

47、存储体容量为64KB/8=8KB,因此应选择8KBRAM芯片，芯片地址线12根（A0-A12），缠 线8根（D0-D7）,用138译码器进行存储体的选择。设计如下：24.一个4体低位交叉的存储器，假设存储周期为T,CPU每隔1/4存取周期启动一个存储体，试问依次访问64个字需多少个存取周期？解：4体低位交叉的存储器的总线传输周期为T,T=T/4,依次访问64个字所需时间为：t=T+(64-l)T=T+63T/4=16.75T25.什么是 程序访问的局部性？存储系统中哪一级采用了程序访问的局部性原理？答：程序运行的局部性原理指：在一小段时间内，最近被访问过的程序和数据很可能再次被访问；在空间上，

48、这些被访问的程序和数据往往集中在一小片存储区；在访问顺序上，指令1 1质序执行比转移执行的可能性大(大约5:1)。存储系统中Cache-主存层次和主存-辅存层次均采用了程序访问的局部性原理。26.计算机中设置Cache的作用是什么？能否将Cache的容量扩大，最后取代主 存，为什么？答：计算机中设置Cache的作用是解决CPU和主存速度不匹配问题。不 能 将Cache的容量扩大取代主存，原因是:(1)Cache容量越大成本越高，难以满足人们追求低价格的要求；(2)如果取消主存，当CPU访 问Cache失 败 时，需要将辅存的内容调入Cache再 由CPU访 问，造 成CPU等待时间太长，损失更

49、大。27.Cache做 在CPU芯片内有什么好处？将 指 令Cache和 数 据Cache分开又有什么好处？答：Cache做 在CPU芯片内主要有下面几个好处：(1)可提高外部总线的利用率。因 为Cache在CPU芯 片 内，CPU访问Cache时不必占用外部总线。(2)Cache不占用外部总线就意味着外部总线可更多地支持I/O设备与主存的信息传输，增强了系统的整体效率。(3)可提高存取速度。因 为Cache与CPU之间的数据通路大大缩短，故存取速度得以提高。将指令Cache和数据Cache分开有如下好处：1)可支持超前控制和流水线控制，有利于这类控制方式下指令预取操作的完成。2)指 令Cac

50、he可 用ROM实 现,以提高指令存取的可靠性。3)数 据Cache对不同数据类型的支持更为灵活，既可支持整数(例32位，也可支持浮点数据(如64位I补 充：Cache结构改进的第三个措施是分级实现，如二级缓存结构，即在片内Cache(L1)和主存之间再设一个片外Cache(L 2),片外缓存既可以弥补片内缓存容量不够大的缺点，又可在主存与片内缓存间起到平滑速度差的作用，加速片内缓存的调入调出速度。28.设主存容量为256K字，Cache容量为2K字，块长为4。(1)设计Cache地址格式，Cache中可装入多少块数据？(2)在直接映射方式下，设计主存地址格式。(3)在四路组相联映射方式下，设