电工电子技术与技能第3版第14章.ppt

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1、第14章 组合逻辑电路与时序逻辑电路 学习目标 【知识目标】1.1.了解了解组组合合逻辑电逻辑电路的种路的种类类，理解，理解组组合合逻辑电逻辑电路的分析方法和路的分析方法和逻逻辑辑功能。功能。2.2.了解了解编码编码器、器、译码译码器的基本功能及典型集成器的基本功能及典型集成电电路各引脚功能。路各引脚功能。3.3.了解半了解半导导体数体数码码管的基本管的基本结结构和工作原理。构和工作原理。4.4.了解典型集成了解典型集成译码显译码显示器的引脚功能。示器的引脚功能。5.5.了解基本了解基本RSRS触触发发器及同步器及同步RS RS 触触发发器的器的电电路路组组成和成和逻辑逻辑功能功能 6.6.了

2、解寄存器、了解寄存器、计计数器的基本功能、数器的基本功能、类类型及典型集成型及典型集成电电路各引脚路各引脚功能。功能。【技能目标】1.1.会搭接会搭接RSRS触触发发器器电电路。路。2.2.能根据集成能根据集成电电路路逻辑逻辑功能表，正确使用功能表，正确使用编码编码器、器、译码译码器、器、显显示示器和器和计计数器。数器。主要内容 14.1 组合逻辑电路概述14.2 编码器14.3 译码器 14.3.1 14.3.1 二二进进制制译码译码器器 14.3.2 14.3.2 显显示示译码译码器器14.4 触发器 14.4.1 14.4.1 基本基本RSRS触触发发器器 14.4.2 14.4.2 同

3、步同步RSRS触触发发器器14.5 寄存器 14.5.1 14.5.1 时时序序逻辑电逻辑电路概述路概述 14.5.2 14.5.2 移位寄存器移位寄存器14.6 计数器14.7 555定时电路14.1 组合逻辑电路概述 【组组合合逻辑电逻辑电路的特点路的特点】组组合合逻辑电逻辑电路在路在逻辑逻辑功能上的共同特点是：任意功能上的共同特点是：任意时时刻的刻的输输出出仅仅取决于取决于该时该时刻的刻的输输入，而与入，而与电电路原来的状路原来的状态态无关。也无关。也就是就是说说，组组合合逻辑电逻辑电路不具路不具记忆记忆功能，功能，输输出与出与输输入信号作用入信号作用前的前的电电路状路状态态无关。常无关

4、。常见见的的组组合合逻辑电逻辑电路有路有编码编码器和器和译码译码器。器。【组组合合逻辑电逻辑电路的分析路的分析】就是通就是通过过分析分析给给定的定的逻辑电逻辑电路路图图，找出，找出电电路的路的逻辑逻辑功能功能来，即求出来，即求出逻辑逻辑函数式和真函数式和真值值表。分析步表。分析步骤骤一般一般为为：1.1.根据根据逻辑电逻辑电路，从路，从输输入到入到输输出逐出逐级级推出推出输输出出逻辑逻辑函数函数式式 2.2.化化简逻辑简逻辑函数式，使函数式，使逻辑逻辑关系关系简单简单明了明了 3.3.根据化根据化简简后的后的逻辑逻辑函数式写出真函数式写出真值值表，分析表，分析电电路的路的逻逻辑辑功能功能 【例

5、例14-114-1】试试分析分析图图14-114-1所示所示逻辑电逻辑电路的路的逻辑逻辑功能。功能。解：解：1.1.根据根据逻辑电逻辑电路路图图逐逐级级写出写出电电路路逻辑逻辑函数式函数式 图图14-1 例例14-1逻辑电路逻辑电路 2.2.化简化简 3.3.写出真写出真值值表，分析表，分析电电路路逻辑逻辑功能功能.根据化根据化简简后的表达式写出真后的表达式写出真值值表，如表表，如表14-114-1所示。所示。表表14-1 14-1 例例15-115-1真值表真值表 通过分析真值表可以看出，该电路的逻辑功能是：当输入通过分析真值表可以看出，该电路的逻辑功能是：当输入A A、B B、C C取不同

6、值时，输出为取不同值时，输出为0 0；当输入；当输入A A、B B、C C取相同值时，输出为取相同值时，输出为1 1。所以，该电路是一个三变量的所以，该电路是一个三变量的“一致判别电路一致判别电路”。组组合合逻辑电逻辑电路的路的设计设计 组组合合逻辑电逻辑电路的路的设计设计是根据是根据给给定的定的实际逻辑实际逻辑功能，找出功能，找出实现该实现该功功能的能的逻辑电逻辑电路。路。组组合合逻辑电逻辑电路路设计设计步步骤骤如下：如下：根据根据给给出的条件，找出什么是出的条件，找出什么是逻辑变逻辑变量，什么是量，什么是逻辑逻辑函数，用函数，用字母字母设设出，另外用出，另外用0 0和和1 1各表示一种状各

7、表示一种状态态，找出，找出逻辑逻辑函数和函数和逻辑变逻辑变量之量之间间的关系；的关系；根据根据逻辑逻辑函数和函数和逻辑变逻辑变量之量之间间的关系列出真的关系列出真值值表，并根据真表，并根据真值值表写出表写出逻辑逻辑表达式；表达式；化化简逻辑简逻辑函数；函数；根据最根据最简逻辑简逻辑表达式画出表达式画出逻辑电逻辑电路；路；验证验证所作的所作的逻辑电逻辑电路是否能路是否能满满足足设计设计的要求（特的要求（特别别是有是有约约束条束条件件时时要要验证约验证约束条件中的最小束条件中的最小项对电项对电路工作状路工作状态态的影响）。的影响）。14.2 编码器 14.2.1 74LS14814.2.1 74L

8、S148优优先先编码编码器器电电路路结结构构 【引脚介引脚介绍绍】8 8线线33线优线优先先编码编码器器74LS14874LS148优优先先编码编码器外形及引脚如器外形及引脚如图图15-415-4所示，所示，图图中中 是是编码编码器的器的8 8个个输输入端，入端，、为为三位三位编码输编码输出出端，端，、为为附加控制端，附加控制端，V VCCCC为电为电源正极，源正极，GNDGND为电为电源源负负极。极。（a）外形）外形 （b）引脚图）引脚图 图图14-4 74LS148优先编码器优先编码器14.2.2 74LS14814.2.2 74LS148优优先先编码编码器器逻辑逻辑功能功能 74LS14

9、874LS148优优先先编码编码器器逻辑逻辑功能表功能表见见表表14-214-2表表14-2 74LS148优先编码器逻辑功能表优先编码器逻辑功能表 如表所示：如表所示：【】编码编码器的器的8 8个个输输入端，均入端，均为为低低电电平有效，下平有效，下标标号号码码越大越大优优先先级级越高。即，如果越高。即，如果 =0=0，不，不论论其他其他输输入端是否入端是否为为低低电电平（表中用平（表中用 表示），表示），输输出出 、只只对编码对编码，即，即 =000=000，其他，其他依此依此类类推。推。【】三位三位编码输编码输出端，出端，输输出出为对应为对应的反的反码码，例如当，例如当对对 =0=0编码

10、时编码时，输输出出 =001=001，正好是，正好是110110的反的反码码。【】为选为选通通输输入端，低入端，低电电平有效，当平有效，当 =0=0时时，编码编码器正常工器正常工作，作，对输对输入信号入信号进进行行编码编码；当；当 =1=1时时，编码编码器被封器被封锁锁，所有，所有输输出端出端为为高高电电平。平。【】为选为选通通输输出端，只有当所有的出端，只有当所有的编码输编码输入端都是高入端都是高电电平（即没平（即没有有编码输编码输入），且入），且 =0=0的情况下，的情况下，才才为为低低电电平，即平，即 =0=0；其它情况均其它情况均为为高高电电平。因此，平。因此，输输出低出低电电平信号表

11、示平信号表示 电电路工作，但路工作，但无无编码输编码输入入。【】为扩为扩展展输输出端，只要任何一个出端，只要任何一个编码输编码输入端有低入端有低电电平信号平信号输输入，入，且且 =0=0，就就为为低低电电平，即平，即 =0=0。因此，。因此，输输出低出低电电平信号，平信号，表示表示 电电路工作，而且有路工作，而且有编码输编码输入入。14.3译码器 14.3.1 14.3.1 二二进进制制译码译码器器 【引脚介引脚介绍绍】3 3线线88线译码线译码器器74LS13874LS138译码译码器的外形和引脚如器的外形和引脚如图图14-14-6 6所示。它是一个三位二所示。它是一个三位二进进制制译码译码

12、器，具有三个器，具有三个输输入端入端C C、B B、A A，八个，八个输输出端出端 和三个附加控制端和三个附加控制端GG1 1、。只有当只有当GG1=11=1，且，且 +=0+=0时时，译码译码器器处处于工作状于工作状态态，否，否则则，译译码码器被封器被封锁锁，所有的，所有的输输出端都出端都为为高高电电平；同平；同时时利用利用GG1 1、片片选选的的作用，可以将多片作用，可以将多片74LS13874LS138连连接起来，接起来，扩扩展展译码译码器功能。器功能。（a）外形）外形 （b）引脚图）引脚图 图图14-6 74LS138优先编码器优先编码器【逻辑逻辑功能功能】表表14-314-3所示所示

13、为为74LS13874LS138译码译码器的器的逻辑逻辑功能表，功能表，表表14-3 74LS138逻辑功能表逻辑功能表14.3.2 14.3.2 显显示示译码译码器器 1.1.显显示器件示器件 目前广泛使用的目前广泛使用的显显示器件是七段字符示器件是七段字符显显示器，或称七段数示器，或称七段数码码管，外管，外形如形如图图14-7a14-7a所示，共有十根引脚，其中所示，共有十根引脚，其中8 8根根为为字段引脚，另外两根（字段引脚，另外两根（3 3、8 8引脚）引脚）为为公共端。公共端。如如图图14-7b14-7b所示，七段数所示，七段数码码管是由管是由abcdefgabcdefg七段可七段可

14、发发光的光的线线段拼合构成，段拼合构成，每个每个线线段都是一个段都是一个发发光二极管，因而也将它称光二极管，因而也将它称为为LEDLED数数码码管或管或LEDLED七段七段显显示器。根据需要，通示器。根据需要，通过过控制各段的亮或控制各段的亮或灭灭，就可以，就可以显显示不同的字符或示不同的字符或数字，如数字，如图图14-7c14-7c所示。所示。图图14-7 七段数码管七段数码管 根据根据发发光二极管在数光二极管在数码码管内部的管内部的连连接形式不同，七段数接形式不同，七段数码码管可分管可分为为共阴极和共阳极两种共阴极和共阳极两种.如如图图14-8a14-8a所示所示,将将发发光二极管的阴极光

15、二极管的阴极连连在一起在一起连连接接到到电电源源负负极，而各段极，而各段发发光二极管的正极通光二极管的正极通过过引脚引出的，称引脚引出的，称为为共阳极数共阳极数码码管，此管，此时时阳极接高阳极接高电电平的二极管平的二极管发发光，若光，若显显示数字示数字“5”5”，a a、c c、d d、f f、g g 端接高端接高电电平，平，b b、端接低、端接低电电平；如平；如图图14-8b14-8b所示，将所示，将发发光二极管的阳极光二极管的阳极连连在一起在一起连连接到接到电电源正极，而各段源正极，而各段发发光二极管的光二极管的负负极通极通过过引脚引出的，引脚引出的，的称的称为为共阴极数共阴极数码码管，此

16、管，此时时阴极接低阴极接低电电平的二极管平的二极管发发光；，若光；，若显显示数字示数字“5”5”，a a、c c、d d、f f、g g 端接低端接低电电平，平，b b、端接高、端接高电电平。平。图图 14-8 14-8 七段数码管共阴、共阳极电路接法七段数码管共阴、共阳极电路接法 2 2七段七段显显示示译码译码器器 【引脚介引脚介绍绍】七段七段显显示示译码译码器器74LS4874LS48的外形与引脚如的外形与引脚如图图14-914-9所示，所示，图图中中DCBADCBA为译码为译码器器输输入端，入端，a a、b b、c c、d d、e e、f f、g g为译码为译码器器输输出端，出端，为为测

17、试测试端，端，为灭为灭灯灯输输入入/动态灭动态灭灯灯输输出端，出端，为动态灭为动态灭零零输输入端。入端。（a）外形）外形 （b）引脚图）引脚图 图图14-9 74LS48优先编码器优先编码器【逻辑逻辑功能功能】表表14-414-4所示所示为为七段七段显显示示译码译码器器74LS4874LS48的的逻辑逻辑功能表功能表 表14-4 74LS48 逻辑功能表如表所示：如表所示：a.a.译码译码器器输输入端入端D D、C C、B B、A A：输输入入预显预显示十示十进进制数字的制数字的8421BCD8421BCD码码。译码译码器器输输出端出端a ag g：输输出高低出高低电电平，控制数平，控制数码码

18、管各段的亮和管各段的亮和灭灭，显显示出示出输输入入8421BCD8421BCD码码相相应应的十的十进进制数字。制数字。b.b.测试测试端端 ：当：当 =0=0，且，且 =1=1时时，无，无论输论输入任何数据，入任何数据，输输出端出端a ag g全部全部为为1 1，数，数码码管的七段全亮，管的七段全亮，显显示示“日日”字，可以用来字，可以用来检查检查数数码码管管的各段能否正常的各段能否正常发发光，平光，平时应时应置置 为为高高电电平。平。c.c.灭灭零零输输入端入端 ，当，当 =0=0、=1=1，且，且输输入入DCBADCBA为为00000000时时，输输出端出端a ag g全部全部为为0 0，

19、数，数码码管不管不显显示任何数字，而当示任何数字，而当输输入其它数入其它数码时码时，数，数码码管照管照常常显显示，示，实现灭实现灭零作用，因此零作用，因此 的作用是把不希望的作用是把不希望显显示的零熄示的零熄灭灭。d.d.灭灭灯灯输输入入/灭灭零零输输出端出端 ：这这是一个双功能的是一个双功能的输输入入/输输出端，当出端，当作作为输为输入端使用入端使用时时，称，称灭灭灯灯输输入控制端入控制端 ，只要，只要 =0=0，无，无论输论输入入DCBADCBA为为什么状什么状态态，数，数码码管各段同管各段同时时熄熄灭灭，不，不显显示任何数字。当示任何数字。当 作作为输为输出端出端使用使用时时，称，称为灭

20、为灭零零输输出端，若出端，若 =0=0、=1=1，且，且输输入入DCBADCBA为为00000000时时，输输出出0 0，因此，因此 =0=0表示表示译码译码器已将本来器已将本来应该显应该显示的零熄示的零熄灭灭了。了。14.4 触发器 14.4.114.4.1基本基本RSRS触触发发器器 基本基本RSRS触触发发器又称器又称RSRS锁锁存器，它存器，它是构成各种触是构成各种触发发器最器最简单简单的基本的基本单单元。元。【电电路路结结构构】如如图图14-10a14-10a所示，将所示，将两个与非两个与非门门的的输输入、入、输输出端交叉出端交叉联联接，接，就就组组成一个基本成一个基本RSRS触触发

21、发器。其中器。其中 、为为触触发发器的两个器的两个输输入端，入端，Q Q和和 是两个是两个输输出端，出端，这这两个两个输输出端始出端始终终是互是互补补状状态态，即一端，即一端为为1 1，则则另一端必另一端必为为0 0。通。通常常规规定定Q Q端的状端的状态为态为触触发发器的状器的状态态，即，即当当Q Q=1=1，=0=0时时，称触，称触发发器器处处于于1 1态态；当；当Q Q=0=0，=1=1时时，称触，称触发发器器处处于于0 0态态。图图14-10b14-10b所示所示为为基本基本RSRS触触发发器的器的图图形符号。形符号。图图14-10 基本基本RS触发器触发器【逻辑逻辑功能功能】表表14

22、-514-5为为基本基本RSRS触触发发器的器的逻辑逻辑功能表，如表所示：功能表，如表所示：a.a.当当 、时时，无，无论论QQn n为为何何值值，QQn+1n+1=l=l，实现实现置置1 1功能，功能，因此也称因此也称 为为置位端或置置位端或置1 1输输入端。式中入端。式中QQn n表示触表示触发发器器现现在的状在的状态态，称，称为现态为现态；QQn+1n+1表表示触示触发发信号信号输输入后的状入后的状态态，称，称为为次次态态。b.b.当当 、时时，无，无论论QQn n为为何何值值，QQn+1n+1=0=0，实现实现置置0 0功能，功能，因此也称因此也称 为为复位端或置复位端或置0 0输输入

23、端。入端。c.c.当当 、时时，QQn+1n+1=QQn n，触，触发发器器输输出保持原来的状出保持原来的状态态不不变变，相当于把，相当于把 端某一端某一时时刻的刻的电电平信号存平信号存储储起来了，起来了，这这就是它具有的就是它具有的记忆记忆功能。功能。d.d.当当 、时时，两个与非，两个与非门输门输出都出都为为“1”1”，达不到，达不到QQ与与 状状态态反相的反相的逻辑逻辑要求，并且当两个要求，并且当两个输输入信号入信号负负脉冲同脉冲同时时撤去（回到撤去（回到1 1）后，）后，触触发发器次器次态态将不能确定是将不能确定是1 1还还是是0 0状状态态，因此，触，因此，触发发器正常工作器正常工作

24、时时，不允，不允许许出出现现 和和 同同时为时为0 0的情况，的情况，这这是基本是基本RSRS触触发发器的器的约约束条件。束条件。表表14-5 基本基本RS触发器逻辑功能表触发器逻辑功能表14.4.2 14.4.2 同步同步RSRS触触发发器器 【电电路路结结构构】如如图图14-11a14-11a所示，同步触所示，同步触发发器是在基本触器是在基本触发发器的基器的基础础上，增加了控制上，增加了控制门门G G3 3、G G4 4，和一个，和一个时钟时钟信号信号CPCP构构成的。成的。图图14-11b14-11b所示所示为为同步同步RSRS触触发发器的器的图图形符号。形符号。图图14-11 14-1

25、1 同步触发器同步触发器 【逻辑逻辑功能功能】表表14-614-6为为同步触同步触发发器的器的逻辑逻辑功能表，如表所示：功能表，如表所示：1 1）当）当CPCP=0=0时时,无无论论R R、S S为为何何值值，控制，控制门门G G3 3、G G4 4被封被封锁锁，输输出始出始终终停留在停留在1 1状状态态，S S、R R端的信号无法通端的信号无法通过门过门G G3 3、G G4 4影响影响输输出状出状态态，故触，故触发发器器输输出保持原来出保持原来的状的状态态不不变变，Q Qn+1n+1=Q Qn n。2 2）当）当CPCP=1=1时时,控制控制门门G G3 3、G G4 4解除封解除封锁锁，

26、触，触发发器的次器的次态态Q Qn+1n+1取决于取决于输输入信号入信号R R、S S及及电电路的路的现态现态Q Qn n，与基本，与基本RSRS触触发发器相似。器相似。3 3）当当R=1R=1、S=1S=1时时,触触发发器次器次态态将不能确定，将不能确定，为为避免出避免出现这现这种情况种情况,电电路正常路正常工作工作时时,应满应满足足约约束条件束条件RS=0RS=0。另外，另外，输输入端入端 和和 为为直接复位端和直接置位端。取直接复位端和直接置位端。取 =0=0，=1=1，则则 Q Q=0=0，=1=1，触，触发发器直接置器直接置0 0；取；取 =1=1，=0=0，则则Q=1Q=1，=0=

27、0，触，触发发器直接置器直接置1 1。它不。它不受脉冲信号受脉冲信号CPCP的控制，因此的控制，因此 和和 端又称端又称为为异步置异步置0 0端和异步置端和异步置1 1端。端。=1=1时时，触，触发发器正常工作。器正常工作。表表14-6 同步同步RS触发器逻辑功能表触发器逻辑功能表14.5 寄存器14.5.1 14.5.1 时时序序逻辑电逻辑电路概述路概述 时时序序逻辑电逻辑电路路简简称称为时为时序序电电路，路，这类逻辑电这类逻辑电路在任何路在任何时时刻的刻的输输出状出状态态不不仅仅取决于当取决于当时时的的输输入信号，而且入信号，而且还还与与电电路的原状路的原状态态有关，或者有关，或者说说，还

28、还与以前的与以前的输输入状入状态态有关，触有关，触发发器就是最器就是最简单简单的的时时序序逻辑电逻辑电路。路。图图14-12 14-12 时序逻辑电路框图时序逻辑电路框图 时序电路的基本结构如图时序电路的基本结构如图14-14-1212所示，它由组合逻辑电路和存所示，它由组合逻辑电路和存储电路两部分组成，而且存储电储电路两部分组成，而且存储电路是必不可少的。图中的路是必不可少的。图中的X X代表输代表输入信号，入信号，Z Z代表输出信号，代表输出信号，D D代表代表存储电路输入信号，存储电路输入信号，QQ代表存储电代表存储电路输出信号，如图所示，存储电路输出信号，如图所示，存储电路的输出状态反

29、馈到组合电路的路的输出状态反馈到组合电路的输入端，与输入信号一起，共同输入端，与输入信号一起，共同决定组合逻辑电路的输出。决定组合逻辑电路的输出。14.5.2 14.5.2 移位寄存器移位寄存器 【引脚介引脚介绍绍】图图14-1314-13所示所示为为74LS19474LS194双向双向4 4位移位寄存器位移位寄存器外形与引脚外形与引脚图图，图图中中D D0 0D D1 1D D2 2D D3 3为为数据并行数据并行输输入端，入端，Q Q0 0Q Q1 1Q Q2 2Q Q3 3为为数据并行数据并行输输出端，出端，S S1 1、S S0 0为为工作方式控制端，工作方式控制端，D DSRSR为为

30、数据右移串行数据右移串行输输入端，入端，D DSLSL为为数据左移串行数据左移串行输输入端；入端；为为异异步清零端，寄存器工作步清零端，寄存器工作时时 为为高高电电平平CLKCLK为为脉冲脉冲输输入端。入端。（a）外形）外形 （b）引脚图）引脚图 图图14-13 74LS48优先编码器优先编码器 【逻辑逻辑功能功能】表表14-714-7所示，所示，为为74LS19474LS194双向双向4 4位移位寄存器位移位寄存器逻辑逻辑功能表，功能表，如如图图所示：所示：a.a.当当S S1 1S S0 0=00=00时时，不，不论论有无有无CLKCLK到来，寄存器保持原到来，寄存器保持原态态不不变变。b

31、.b.当当S S1 1S S0 0=01=01时时，在，在CLKCLK的上升沿作用下，的上升沿作用下，实现实现右移（上移）功能，右移（上移）功能，数据从数据从DSRDSR端串行端串行输输入寄存器，流向是入寄存器，流向是D DSRSRQ Q0 0Q Q1 1Q Q2 2Q Q3 3。c.c.当当S S1 1S S0 0=10=10时时，在，在CLKCLK的上升沿作用下，的上升沿作用下，实现实现左移（下移）功能，左移（下移）功能，数据从数据从DSLDSL端串行端串行输输入寄存器，流向是入寄存器，流向是D DSLSL Q Q3 3Q Q2 2Q Q1 1Q Q0 0。d.d.当当S S1 1S S0

32、 0=11=11时时，在，在CLKCLK的上升沿作用下，的上升沿作用下，实现实现并行并行输输入功能，数据入功能，数据从从D D0 0D D1 1D D2 2D D3 3端并行端并行输输入寄存器，即：入寄存器，即：Q Q3 3Q Q2 2Q Q1 1Q Q0 0=D D3 3D D2 2D D1 1D D0 0 。表表14-7 74LS194 双向移位寄存器逻辑功能表双向移位寄存器逻辑功能表14.6 计数器 【引脚介引脚介绍绍】74LS16174LS161二二进进制同步加法制同步加法计计数器的外形和数器的外形和引脚如引脚如图图14-1414-14所示，所示，图图中中 Q Q3 3Q Q0 0为计

33、为计数器的并行数器的并行输输出端，出端，Q QCCCC为进为进位位输输出端，出端，CLKCLK是是计计数脉冲数脉冲输输入端，入端，为为清零端，清零端，为为置数端，置数端，D D3 3D D0 0为为并行数据并行数据输输入端，入端，EPEP和和ETET为计为计数控制端。数控制端。（a）外形）外形 （b）引脚图）引脚图 图图14-14 74LS48优先编码器优先编码器 【逻辑逻辑功能功能】74LS16174LS161计计数器的数器的逻辑逻辑功能功能见见表表14-814-8，简简述如下：述如下：a a异步清异步清0 0功能：当功能：当 =0=0时时，不，不论论有无有无时钟时钟脉冲信号脉冲信号CLKC

34、LK和其他和其他输输入信号，入信号，计计数器被清数器被清0 0，即，即Q Q3 3Q Q2 2Q Q1 1Q Q0 0=0000=0000。b b同步并行置数功能：同步并行置数功能：=1=1、=0=0时时，在，在输输入入时钟时钟脉冲脉冲CLKCLK上升沿到来上升沿到来时时，并行并行输输入端的数据入端的数据D D3 3D D0 0被置入被置入计计数器，即数器，即Q Q3 3Q Q2 2Q Q1 1Q Q0 0=D D3 3D D2 2D D1 1D D0 0 。c c计计数功能：当数功能：当EP=ETEP=ET=1=1、且、且 =1=1时时，对对CLKCLK端端输输入脉冲信号，入脉冲信号，进进行

35、行二二进进制加法制加法计计数。当数。当输输入到第入到第1515个脉冲后，个脉冲后，Q Q3 3Q Q2 2Q Q1 1Q Q0 0=1111=1111，使，使进进位位输输出端出端产产生生一个一个进进位信号位信号Q QCCCC=1=1，当，当计计数脉冲大于数脉冲大于1616时时，需要两，需要两块块74LS16174LS161级联级联。d d保持功能：当保持功能：当EPEP、ETET任意端任意端为为0 0，且，且 =1=1时时，无，无论论有无有无CPCP脉冲，脉冲，计计数器状数器状态态均保持不均保持不变变。表表14-8 74LS16114-8 74LS161逻辑功能表逻辑功能表14.7 555定时

36、器 【外形与管脚排列外形与管脚排列】常常见见555555定定时时器外形如器外形如图图14-15a14-15a所示，管脚排列所示，管脚排列如如图图14-15b14-15b所示，其中所示，其中THTH高高电电平触平触发发端，端，简简称高触称高触发发端，又称端，又称阈值阈值端；端；低低电电平触平触发发端，端，简简称低触称低触发发端；端；V VCOCO控制控制电压电压端；端；V VO O输输出端；出端；DISDIS放放电电端；端；是复位端（是复位端（4 4脚），当脚），当 0 0，555555输输出低出低电电平。平平。平时时 端开路或端开路或接接V VCC CC。(a)外形 (b)管脚图图14-15 555定时器 【逻辑逻辑功能功能】555555定定时时器的器的逻辑逻辑功能功能见见表表14-914-9输 入输 出THVODISLL导通H2/3VCC1/3VCCH截止H1/3VCC不变不变H2/3VCC1/3VCCL导通