计算机组成原理白中英本科生试题库整理附答案.doc

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1、精品文档一、选择题1 1 从器件角度看，计算机经历了五代变化。但从系统结构看，至今绝大多数计算机仍属于从器件角度看，计算机经历了五代变化。但从系统结构看，至今绝大多数计算机仍属于B B计算机。计算机。A并行B冯诺依曼C智能D 串行2 2 某机字长某机字长 3232 位，其中位，其中 1 1 位表示符号位。假设用定点整数表示，那么最小负整数为位表示符号位。假设用定点整数表示，那么最小负整数为A A。A-(231-1)B-(230-1)C-(231+1)D-(230+1)3 3 以下有关运算器的描述，以下有关运算器的描述，C C 是正确的。是正确的。A只做加法运算B只做算术运算C算术运算与逻辑运算

2、D 只做逻辑运算4 4 EEPROMEEPROM 是指是指D D A读写存储器B只读存储器C闪速存储器D 电擦除可编程只读存储器5 5 常用的虚拟存储系统由常用的虚拟存储系统由B B 两级存储器组成，其中辅存是大容量的磁外表存储器。两级存储器组成，其中辅存是大容量的磁外表存储器。Acache-主存B主存-辅存Ccache-辅存D 通用存放器-cache6 6 RISCRISC 访内指令中，操作数的物理位置一般安排在访内指令中，操作数的物理位置一般安排在D D A栈顶和次栈顶B两个主存单元C一个主存单元和一个通用存放器D 两个通用存放器7 7 当前的当前的 CPUCPU 由由B B 组成。组成。

3、A控制器B控制器、运算器、cacheC运算器、主存D 控制器、ALU、主存8 8 流流水水 CPCPU U 是由一系列叫做是由一系列叫做“段的处理部件组成段的处理部件组成。和具和具备备 m m 个并行部件个并行部件的的 CPCPU U 相比相比，一一个个 m m 段流段流水水 CPCPU U 的吞吐能力是的吞吐能力是 A A。A具备同等水平B不具备同等水平C小于前者D 大于前者9 9 在集中式总线仲裁中，在集中式总线仲裁中，A A 方式响应时间最快。方式响应时间最快。A独立请求B计数器定时查询C 菊花链D 分布式仲裁1010 CPUCPU 中跟踪指令后继地址的存放器是中跟踪指令后继地址的存放器

4、是C C。A地址存放器B指令计数器C程序计数器D 指令存放器1111 从信息流的传输速度来看，从信息流的传输速度来看，A A 系统工作效率最低。系统工作效率最低。A单总线B双总线C三总线D 多总线1212 单级中断系统中单级中断系统中，CPUCPU 一旦响应中断一旦响应中断，立即关闭立即关闭C C 标志标志，以防止本次中断效劳结束前同级的其他中断源产生另一次中以防止本次中断效劳结束前同级的其他中断源产生另一次中断进行干扰。断进行干扰。A中断允许B中断请求C中断屏蔽D DMA 请求1313 下面操作中应该由特权指令完成的是下面操作中应该由特权指令完成的是B B。A设置定时器的初值B从用户模式切换

5、到管理员模式C开定时器中断D 关中断1414 冯冯诺依曼机工作的根本方式的特点是诺依曼机工作的根本方式的特点是B B。A多指令流单数据流B按地址访问并顺序执行指令C堆栈操作D 存贮器按内容选择地址1515 在机器数在机器数B B中，零的表示形式是唯一的。中，零的表示形式是唯一的。A原码B补码C移码D 反码1616 在定点二进制运算器中，减法运算一般通过在定点二进制运算器中，减法运算一般通过D D 来实现。来实现。A原码运算的二进制减法器B补码运算的二进制减法器C原码运算的十进制加法器D 补码运算的二进制加法器1717 某计算机字长某计算机字长 3232 位，其存储容量为位，其存储容量为 256

6、MB256MB，假设按单字编址，它的寻址范围是，假设按单字编址，它的寻址范围是D D。A064MBB032MBC032MD 064M1818 主存贮器和主存贮器和 CPUCPU 之间增加之间增加 cachecache 的目的是的目的是A A。A解决 CPU 和主存之间的速度匹配问题B扩大主存贮器容量C扩大 CPU 中通用存放器的数量D 既扩大主存贮器容量，又扩大 CPU 中通用存放器的数量1919 单地址指令中为了完成两个数的算术运算，除地址码指明的一个操作数外，另一个常需采用单地址指令中为了完成两个数的算术运算，除地址码指明的一个操作数外，另一个常需采用C C。A堆栈寻址方式B立即寻址方式C

7、隐含寻址方式D 间接寻址方式2020 同步控制是同步控制是C C。A只适用于 CPU 控制的方式B只适用于外围设备控制的方式C由统一时序信号控制的方式D 所有指令执行时间都相同的方式2121 描述描述 PCIPCI 总线中根本概念不正确的句子是总线中根本概念不正确的句子是CDCD。APCI 总线是一个与处理BPCI 总线的根本传输机制CPCI 设备一定是主设备D 系统中只允许有一条 PCI精品文档器无关的高速外围设备是猝发式传送总线2222 CRTCRT 的分辨率为的分辨率为 1024102410241024 像素，像素的颜色数为像素，像素的颜色数为 256256，那么刷新存储器的容量为，那么

8、刷新存储器的容量为B B A512KBB1MBC256KBD 2MB2323 为了便于实现多级中断，保存现场信息最有效的方法是采用为了便于实现多级中断，保存现场信息最有效的方法是采用B B。A通用存放器B堆栈C存储器D 外存2424 特权指令是由特权指令是由C C执行的机器指令。执行的机器指令。A中断程序B用户程序C操作系统核心程序DI/O 程序2525 虚拟存储技术主要解决存储器的虚拟存储技术主要解决存储器的B B 问题。问题。A速度B扩大存储容量C本钱D 前三者兼顾2626 引入多道程序的目的在于引入多道程序的目的在于A A。A充分利用 CPU，减少等待 CPU 时间B提高实时响应速度C有

9、利于代码共享，减少主辅存信息交换量D 充分利用存储器2727 以下数中最小的数是以下数中最小的数是C CA1010012B528C101001BCDD 233162828 某某 DRAMDRAM 芯片，其存储容量为芯片，其存储容量为 5125128 8 位，该芯片的地址线和数据线的数目是位，该芯片的地址线和数据线的数目是D D 。A8，512B512，8C18，8D 19，82929 在下面描述的汇编语言根本概念中，不正确的表述是在下面描述的汇编语言根本概念中，不正确的表述是D D 。A对程序员的训练要求来说，需要硬件知识B汇编语言对机器的依赖性高C用汇编语言编写程序的难度比高级语言小D 汇编

10、语言编写的程序执行速度比高级语言慢3030 交叉存储器实质上是一种多模块存储器，它用交叉存储器实质上是一种多模块存储器，它用A A 方式执行多个独立的读写操作。方式执行多个独立的读写操作。A流水B资源重复C顺序D 资源共享3131 存放器间接寻址方式中，操作数在存放器间接寻址方式中，操作数在B B。A通用存放器B主存单元C程序计数器D 堆栈3232 机器指令与微指令之间的关系是机器指令与微指令之间的关系是A A 。A用假设干条微指令实现一条机器指令B用假设干条机器指令实现一条微指令C用一条微指令实现一条机器指令D 用一条机器指令实现一条微指令3333 描述多媒体描述多媒体 CPUCPU 根本概

11、念中，不正确的选项是根本概念中，不正确的选项是CDCD 。A多媒体 CPU 是带有 MMX技术的处理器BMMX 是一种多媒体扩展结构CMMX 指令集是一种多指令流多数据流的并行处理指令D 多媒体 CPU 是以超标量结构为根底的 CISC 机器3434 在集中式总线仲裁中在集中式总线仲裁中，A A方式对电路故障最敏感。方式对电路故障最敏感。A菊花链B独立请求C计数器定时查询D3535 流水线中造成控制相关的原因是执行流水线中造成控制相关的原因是执行A A 指令而引起。指令而引起。A条件转移B访内C算逻D 无条件转移3636 PCIPCI 总线是一个高带宽且与处理器无关的标准总线。下面描述中不正确

12、的选项是总线是一个高带宽且与处理器无关的标准总线。下面描述中不正确的选项是B B 。A采 用 同 步 定 时 协议B采用分布式仲裁策略C具有自动配置能力D 适合于低本钱的小系统3737 下面陈述中，不属于外围设备三个根本组成局部的是下面陈述中，不属于外围设备三个根本组成局部的是D D 。A存储介质B驱动装置C控制电路D 计数器3838 中断处理过程中中断处理过程中，B B项是由硬件完成。项是由硬件完成。A关中断B开中断C保存 CPU 现场D 恢复 CPU 现场3939 IEEE1394IEEE1394 是一种高速串行是一种高速串行 I/OI/O 标准接口。以下选项中标准接口。以下选项中，D D

13、 项不属于项不属于 IEEE1394IEEE1394 的协议集。的协议集。A业务层B链路层C物理层D 串行总线管理4040 运算器的核心功能部件是运算器的核心功能部件是B B。A数据总线BALUC状态条件存放器D通用存放器4141 某单片机字长某单片机字长 3232 位，其存储容量为位，其存储容量为 4MB4MB。假设按字编址，它的寻址范围是。假设按字编址，它的寻址范围是A A。A1MB4MBC4MD 1MB4242 某某 SRAMSRAM 芯片，其容量为芯片，其容量为 1M1M8 8 位，除电源和接地端外，控制端有位，除电源和接地端外，控制端有 E E 和和 R/WR/W#，该芯片的管脚引出

14、线数目是，该芯片的管脚引出线数目是D D 。A20B28C30D 324343 双端口存储器所以能进行高速读双端口存储器所以能进行高速读/写操作，是因为采用写操作，是因为采用D D 。精品文档A高速芯片B新型器件C流水技术D 两套相互独立的读写电路4444 单地址指令中为了完成两个数的算术运算，除地址码指明的一个操作数以外，另一个数常需采用单地址指令中为了完成两个数的算术运算，除地址码指明的一个操作数以外，另一个数常需采用C C 。A堆栈寻址方式B立即寻址方式C隐含寻址方式D 间接寻址方式4545 为确定下一条微指令的地址，通常采用断定方式，其根本思想是为确定下一条微指令的地址，通常采用断定方

15、式，其根本思想是C C 。A用程序计数器 PC 来产生后继微指令地址B用微程序计数器PC 来产生后继微指令地址C通过微指令顺序控制字段由设计者指定或由设计者指定的判别字段控制产生后继微指令地址D 通过指令中指定一个专门字段来控制产生后继微指令地址二、填空题二、填空题1字符信息是符号数据，属于处理非数值 领域的问题，国际上采用的字符系统是七单位的ASCII码。P P23232按 IEEE754 标准，一个 32 位浮点数由符号位 S1 位、阶码 E8 位、尾数 M23 位三个域组成。其中阶码 E 的值等于指数的真值e 加上一个固定的偏移值127。P P17173双端口存储器和多模块交叉存储器属于

16、并行存储器结构，其中前者采用空间 并行技术，后者采用时间 并行技术。P P86864衡量总线性能的重要指标是总线带宽，它定义为总线本身所能到达的最高传输速率，单位是兆字节每秒MB/s。P P18186 65在计算机术语中，将 ALU 控制器和 cache 存储器合在一起称为 CPU。P139P1396数的真值变成机器码可采用原码表示法，反码表示法，补码 表示法，移码 表示法。P P1919-P21P217 7广泛使用的SRAM 和DRAM 都是半导体随机读写存储器。前者的速度比后者快，但集成度不如后者高。P P6 66 68反映主存速度指标的三个术语是存取时间、存储周期和存储器带宽。P6P66

17、 69 9形成指令地址的方法称为指令寻址，通常是顺序寻址，遇到转移指令时跳跃寻址。P P1 1232310CPU 从主存中取出一条指令并执行这条指令的时间和称为指令周期。11 定点 32 位字长的字，采用 2 的补码形式表示时，一个字所能表示的整数范围是-2 的 31 次方到 2 的 31次方减 1。P20P2012 IEEE754 标准规定的 64 位浮点数格式中，符号位为 1 位，阶码为 11 位，尾数为 52 位，那么它能表示的最大规格化正数为+1+1-52210252。P P1818？13 浮点加、减法运算的步骤是 0 操作处理、比拟阶码大小并完成对阶、尾数进行加或减运算、结果规格化并

18、进行舍入处理、溢出处理。P P5 52 214 某计算机字长 32 位，其存储容量为 64MB，假设按字编址，它的存储系统的地址线至少需要 14条。32102464KB=2048KB(寻址范围)=2048)(8 化为字的形式21415 一个组相联映射的 Cache，有 128 块，每组 4 块，主存共有 16384 块，每块 64 个字，那么主存地址共 20 位，其中主存字块标记应为 8 位，组地址应为 6 位，Cache地址共 7 位。182=1638464字28=41281638426=412827=12816CPU 存取出一条指令并执行该指令的时间叫指令周期，它通常包含假设干个 CPU

19、周期，而后者又包含假设干个 时钟周期。P131P13117 计算机系统的层次结构从下至上可分为五级，即微程序设计级或逻辑电路级、一般机器级、操作系统级、汇编语言级、高级语言级。P13P1318 十进制数在计算机内有两种表示形式：字符串形式和压缩的十进制数串形式。前者主要用在非数值计算的应用领域，后者用于直接完成十进制数的算术运算。P19P191919 一个定点数由符号位和数值域两局部组成。按小数点位置不同，定点数有纯小数 和纯整数 两种表示方法。P16P1620 对存储器的要求是容量大、速度快、本钱低，为了解决这三方面的矛盾，计算机采用多级存储体系结构，即高速缓冲存储器、主存储器、外存储器。P

20、66P66精品文档21 高级的 DRAM 芯片增强了根本 DRAM 的功能，存取周期缩短至 20ns 以下。举出三种高级 DRAM 芯片，它们是FPM-DRAM、CDRAM、SDRAM。P75P7522 一个较完善的指令系统，应当有数据处理、数据存储、数据传送、程序控制 四大类指令。P119P11923 机器指令对四种类型的数据进行操作。这四种数据类型包括地址 型数据、数值 型数据、字符 型数据、逻辑 型数据。P110P11024 CPU 中保存当前正在执行的指令的存放器是指令存放器，指示下一条指令地址的存放器是程序存放器，保存算术逻辑运算结果的存放器是数据缓冲寄冲器 和状态字存放器。P129

21、P12925 数的真值变成机器码时有四种表示方法，即原码 表示法，补码 表示法，移码 表示法，反码 表示法。P P1919-P21P2126 主存储器的技术指标有存储容量，存取时间，存储周期，存储器带宽。P67P6727cache 和主存构成了内存储器 ，全由CPU 来实现。P66P6631 接使用西文键盘输入汉字，进行处理，并显示打印汉字，要解决汉字的 输入编码 、汉字内码和字模码三种不同用途的编码。P24P24三、简答题1假设主存容量 16M32 位，Cache 容量 64K32 位，主存与 Cache 之间以每块 432 位大小传送数据，请确定直接映射方式的有关参数，并画出内存地址格式。

22、解：64 条指令需占用操作码字段OP6 位，源存放器和目标存放器各 4 位，寻址模式X2 位，形式地址D16 位，其指令格式如下：3126 2522 2118 1716 150OP目标源D寻址模式定义如下：X=0 0 存放器寻址操作数由源存放器号和目标存放器号指定X=0 1 直接寻址有效地址E=(D)X=1 0 变址寻址有效地址E=(Rx)DX=1 1 相对寻址有效地址E=PCD其中 Rx为变址存放器10 位，PC 为程序计数器20 位，位移量 D 可正可负。该指令格式可以实现 RR 型，RS 型寻址功能。2指令和数据都用二进制代码存放在内存中，从时空观角度答复 CPU 如何区分读出的代码是指

23、令还是数据。解：计算机可以从时间和空间两方面来区分指令和数据，在时间上，取指周期从内存中取出的是指令，而执行周期从内存取出或往内存中写入的是数据，在空间上，从内存中取出指令送控制器，而执行周期从内存从取的数据送运算器、往内存写入的数据也是来自于运算器。4用定量分析方法证明多模块交叉存储器带宽大于顺序存储器带宽。证明：假设1存储器模块字长等于数据总线宽度2模块存取一个字的存储周期等于 T.3总线传送周期为4交叉存储器的交叉模块数为 m.交叉存储器为了实现流水线方式存储，即每通过时间延迟后启动下一模快，应满足T=m,(1)交叉存储器要求其模快数=m,以保证启动某模快后经过 m时间后再次启动该模快时

24、，它的上次存取操作已经完成。这样连续读取 m 个字所需要时间为t1=T+(m 1)=m+m =(2m 1)(2)故交叉存储器带宽为 W1=1/t1=1/(2m-1)(3)而顺序方式存储器连续读取 m 个字所需时间为t2=mT=m2(4)存储器带宽为 W2=1/t2=1/m2(5)比拟(3)和(2)式可知，交叉存储器带宽 顺序存储器带宽。精品文档10列表比拟 CISC 处理机和 RISC 处理机的特点。比拟内容CISCRISC指令系统复杂、庞大简单、精简指令数目一般大于 200一般小于 100指令格式一般大于 4一般小于 4寻址方式一般大于 4一般小于 4指令字长不固定等长可访存指令不加限定只有

25、 LOAD/STORE 指令各种指令使用频率相差很大相差不大各种指令执行时间相差很大绝大多数在一个周期内完成优化编译实现很难较容易程序源代码长度较短较长控制器实现方式绝大多数为微程序控制绝大局部为硬布线控制软件系统开发时间较短较长11设存储器容量为 128M 字，字长 64 位，模块数 m=8，分别用顺序方式和交叉方式进行组织。存储周期 T=200ns，数据总线宽度为 64 位，总线传送周期=50ns。问顺序存储器和交叉存储器的带宽各是多少？15PCI 总线中三种桥的名称是什么？简述其功能。解：PCI 总线有三种桥，即 HOST/PCI 桥简称 HOST 桥，PCI/PCI 桥，PCI/LAG

26、ACY 桥。在 PCI 总线体系结构中，桥起着重要作用：（1）它连接两条总线，使总线间相互通信。（2）桥是一个总线转换部件，可以把一条总线的地址空间映射到另一条总线的地址空间上，从而使系统中任意一个总线主设备都能看到同样的一份地址表。（3）利用桥可以实现总线间的猝发式传送。17画图说明现代计算机系统的层次结构。P13-145 级高级语言级编译程序4 级汇编语言级汇编程序3 级操作系统级操作系统2 级一般机器级微程序1 级微程序设计级直接由硬件执行18CPU 中有哪几类主要存放器？用一句话答复其功能。解：A，数据缓冲存放器DR；B，指令存放器IR；C，程序计算器 PC；D，数据地址存放器(AR)

27、；通用存放器R0R3；F，状态字存放器PSW精品文档24 简要总结一下，采用哪几种技术手段可以加快存储系统的访问速度？内存采用更高速的技术手段，采用双端口存储器，采用多模交叉存储器25求证：-y补=-y补(mod 2n+1)证明：因为x-y补=x补-y补=x补+-y补又因为x+y补=x补+y补mod 2n+1 所以y补=x+y补-x补又x-y补=x+(-y)补=x补+-y补所以-y补=x-y补-x补y补+-y补=x+y补+x-y补-x补-x补=0故-y补=-y补(mod 2n+1)29设由 S，E，M 三个域组成的一个 32 位二进制字所表示的非零规格化数 x，真值表示为 x(-1)s(1.M

28、)2E-127问：它所能表示的规格化最大正数、最小正数、最大负数、最小负数是多少？解：最大正数最小正数11 111111111 111 111 111 111 111 11111X=1+(1-2-23)2127最小负数111 11111111 111 111 111 111 111111 11X=-1+(1-2-23)212730画出单级中断处理过程流程图含指令周期。35写出下表寻址方式中操作数有效地址 E 的算法。00 000000000 000 000 000 000 000 00000X=1.02-128最大负数00000000000 000 000 000 000 000000 00X

29、=-1.02-128精品文档序号寻址方式名称有效地址 E说明1立即A操作数在指令中2存放器Ri操作数在某通用存放器 Ri中3直接DD 为偏移量4存放器间接(Ri)(Ri)为主存地址指示器5基址(B)B 为基址存放器6基址偏移量(B)+D7比例变址偏移量(I)*S+DI 为变址存放器，S 比例因子8基址变址偏移量(B)+(I)+D9基址比例变址偏移量(B)+(I)*S+D10相对PC+DPC 为程序计数器40为什么在计算机系统中引入 DMA 方式来交换数据？假设使用总线周期挪用方式，DMA 控制器占用总线进行数据交换期间，CPU 处于何种状态？P253、254为了减轻 cpu 对 I/O 操作的

30、控制，使得 cpu 的效率有了提高。可能遇到两种情况：一种是此时 CPU 不需要访内，如 CPU 正在执行乘法命令；另一种情况是，I/O 设备访内优先，因为I/O 访内有时间要求，前一个 I/O 数据必须在下一个访内请求到来之前存取完毕。41何谓指令周期？CPU 周期？时钟周期？它们之间是什么关系？指令周期是执行一条指令所需要的时间，一般由假设干个机器周期组成，是从取指令、分析指令到执行完所需的全部时间。CPU 周期又称机器周期，CPU 访问一次内存所花的时间较长，因此用从内存读取一条指令字的最短时间来定义。一个指令周期常由假设干 CPU 周期构成时钟周期是由 CPU 时钟定义的定长时间间隔，

31、是 CPU 工作的最小时间单位，也称节拍脉冲或 T 周期47比拟 cache 与虚存的相同点和不同点。相同点：1出发点相同；都是为了提高存储系统的性能价格比而构造的分层存储体系。2原理相同；都是利用了程序运行时的局部性原理把最近常用的信息块从相对慢速而大容量的存储器调入相对高速而小容量的存储器.不同点：1侧重点不同；cache 主要解决主存和 CPU 的速度差异问题；虚存主要是解决存储容量问题。2数据通路不同；CPU 与 cache、主存间有直接通路；而虚存需依赖辅存，它与 CPU 间无直接通路。3透明性不同；cache 对系统程序员和应用程序员都透明；而虚存只对应用程序员透明。4未命名时的损

32、失不同；主存未命中时系统的性能损失要远大于 cache 未命中时的损失。48设N补=anan-1a1a0，其中 an是符号位。证明：当 N0，an=0,真值 N=N补=an-1a1a0=当 N0，an=1，N补=1 an-1a1a0依补码的定义,精品文档真值N=N补2(n+1)=anan-1a1a02(n+1)=综合以上结果有精品文档3 3设 x=-18，y=+26，数据用补码表示，用带求补器的阵列乘法器求出乘积 xy，并用十进制数乘法进行验证。解：解：符号位单独考虑：X 为正符号用二进制表示为 0，Y 为负值符号用 1 表示。【X】补=101110【Y】补=011010两者做乘法 1 0 0

33、 1 0 x 1 1 0 1 0-0 0 0 0 01 0 0 1 00 0 0 0 01 0 0 1 01 0 0 1 0-1 1 1 0 1 0 1 00结果化为 10 进制就是 468符号位进行异或操作 0 异或 1 得 1所以二进制结果为 1 1 1 1 0 1 0 1 0 0化为十进制就是-468十进制检验：-18 x26=-4685 5图 1 所示的系统中，A、B、C、D 四个设备构成单级中断结构，它要求 CPU 在执行完当前指令时转向对中断请求进行效劳。现假设：TDC为查询链中每个设备的延迟时间；TA、TB、TC、TD分别为设备 A、B、C、D的效劳程序所需的执行时间；TS、TR

34、分别为保存现场和恢复现场所需的时间；主存工作周期为 TM；中断批准机构在确认一个新中断之前，先要让即将被中断的程序的一条指令执行完毕。试问：在确保请求效劳的四个设备都不会丧失信息的条件下，中断饱和的最小时间是多少？中断极限频率是多少？解解：假设主存工作周期为 TM，执行一条指令的时间也设为 TM。那么中断处理过程和各时间段如图 B17.3 所示。当三个设备同时发出中断请求时，依次处理设备 A、B、C 的时间如下：tA=2TM+3TDC+TS+TA+TR下标分别为 A,M,DC,S,A,RtB=2TM+2TDC+TS+TB+TR(下标分别为 B,M,DC,S,B,RtC=2TM+TDC+TS+T

35、C+TR下标分别为 C,M,DC,S,C,R到达中断饱和的时间为：T=tA+tB+tC中断极限频率为：f=1/T精品文档6 6某计算机有图 2 所示的功能部件，其中 M 为主存，指令和数据均存放在其中，MDR 为主存数据存放器，MAR 为主存地址存放器，R0R3 为通用存放器，IR 为指令存放器，PC 为程序计数器具有自动加 1 功能，C、D 为暂存存放器，ALU为算术逻辑单元，移位器可左移、右移、直通传送。(1)将所有功能部件连接起来，组成完整的数据通路，并用单向或双向箭头表示信息传送方向。(2)画出“ADD R1，R2指令周期流程图。该指令的含义是将 R1中的数与R2指示的主存单元中的数相

36、加，相加的结果直通传送至 R1中。(3)假设另外增加一个指令存贮器，修改数据通路，画出的指令周期流程图。解：解：1各功能部件联结成如下图数据通路：2此指令为 RS 型指令，一个操作数在 R1中，另一个操作数在 R2为地址的内存单元中，相加结果放在 R1中。7 7参见图 1，这是一个二维中断系统，请问：移位器移位器DCPCaIRR3R2R1R0MARMMDRALU-+1R2M C+D PC MMDRIR，PCR1译码送当前指令地址到 MAR取当前指令到IR，PC+1，为取下条指令做好准备1取 R1操作数R2中的内容是内存从内存取出数D 暂暂存器 C和 D 中的数相加后精品文档在中断情况下，CPU

37、 和设备的优先级如何考虑？请按降序排列各设备的中断优先级。假设 CPU 现执行设备 C 的中断效劳程序，IM2，IM1，IM0 的状态是什么？如果 CPU 执行设备 H 的中断效劳程序，IM2，IM1，IM0 的状态又是什么？每一级的 IM 能否对某个优先级的个别设备单独进行屏蔽？如果不能，采取什么方法可到达目的？假设设备 C 一提出中断请求，CPU 立即进行响应，如何调整才能满足此要求？解：解：(1)在中断情况下，CPU 的优先级最低。各设备优先级次序是:A-B-C-D-E-F-G-H-I-CPU(2)执行设备 B 的中断效劳程序时 IM0IM1IM2=111；执行设备 D 的中断效劳程序时

38、 IM0IM1IM2=011。(3)每一级的 IM 标志不能对某优先级的个别设备进行单独屏蔽。可将接口中的 BI中断允许标志清“0，它禁止设备发出中断请求。(4)要使 C 的中断请求及时得到响应，可将 C 从第二级取出，单独放在第三级上，使第三级的优先级最高，即令 IM3=0即可。8 8x=-001111，y=+011001,求：x补，-x补，y补，-y补；x+y,x-y,判断加减运算是否溢出。解：解：x原=100111x补=1110001-x补=0001111y原=0011001y补=0011001-y补=1100111X+y=0001010 x-y=10110001313机器字长 32 位

39、，常规设计的物理存储空间32M，假设将物理存储空间扩展到 256M，请提出一种设计方案。解解：用多体交叉存取方案，即将主存分成 8 个相互独立、容量相同的模块 M0，M1，M2，M7，每个模块 32M32 位。它们各自具备一套地址存放器、数据缓冲器，各自以等同的方式与 CPU 传递信息，其组成如图1212有两个浮点数N1=2j1S1,N2=2j2S2，其中阶码用4位移码、尾数用 8 位原码表示含 1 位符号位。设 j1=(11)2,S1=(+0.0110011)2,j2=(-10)2,S2=(+0.1101101)2，求 N1+N2，写出运算步骤及结果。解：解：(1)浮点乘法规那么：N1N2=

40、2j1S1 2j2 S2=2j1+j2S1S2(2)码求和：j1+j2=0(3)尾数相乘：被乘数 S1=0.1001，令乘数 S2=0.1011，尾数绝对值相乘得积的绝对值，积的符号位=00=0。按无符号阵乘法器运算得：N1N2=204尾数规格化、舍入尾数四位N1N2=+0.011000112=+0.110022-0129 9图 2 所示为双总线结构机器的数据通路，IR为指令存放器，PC 为程序计数器具有自增功能，M 为主存受 R/W#信号控制，AR 为地址存放器，08精品文档DR 为数据缓冲存放器，ALU 由加、减控制信号决定完成何种操作，控制信号 G 控制的是一个门电路。另外，线上标注有小

41、圈表示有控制信号，例中 yi表示 y 存放器的输入控制信号，R1o为存放器 R1的输出控制信号，未标字符的线为直通线，不受控制。“ADDR2,R0指令完成(R0)+(R2)R0的功能操作，画出其指令周期流程图，假设该指令的地址已放入 PC 中。并在流程图每一个 CPU 周期右边列出相应的微操作控制信号序列。假设将取指周期缩短为一个 CPU 周期，请先画出修改数据通路，然后画出指令周期流程图。解解：1“ADDR2，R0指令是一条加法指令，参与运算的两个数放在存放器 R2 和 R0 中，指令周期流程图包括取指令阶段和执行指令阶段两局部为简单起见，省去了“号左边各存放器代码上应加的括号。根据给定的数

42、据通路图，“ADDR2，R0指令的详细指令周期流程图下如图 a 所示，图的右边局部标注了每一个机器周期中用到的微操作控制信号序列。2SUB 减法指令周期流程图见以下图 b 所示。1414某机的指令格式如下所示X 为寻址特征位：X=00：直接寻址；X=01：用变址存放器 RX1寻址；X=10：用变址存放器 RX2寻址；X=11：相对寻址设(PC)=1234H,(RX1)=0037H,(RX2)=1122HH 代表十六进制数，请确定以下指令中的有效地址：4420H2244H1322H3521H解解:1X=00,D=20H,有效地址 E=20H2)X=10,D=44H,有效地址 E=1122H+44

43、H=1166H3)X=11,D=22H,有效地址 E=1234H+22H=1256H4)X=01,D=21H,有效地址 E=0037H+21H=0058H精品文档5X=11,D=23H,有效地址 E=1234H+23H=1257H1515图 1 为某机运算器框图，BUS1BUS3为 3 条总线，期于信号如 a、h、LDR0LDR3、S0S3等均为电位或脉冲控制信号。分析图中哪些是相容微操作信号？哪些是相斥微操作信号？采用微程序控制方式，请设计微指令格式，并列出各控制字段的编码表。解：解：1相容微操作信号 LRSN相斥微操作信号a,b,c,d2当 24 个控制信号全部用微指令产生时，可采用字段译

44、码法进行编码控制，采用的微指令格式如下其中目地操作数字段与打入信号段可结合并公用，后者加上节拍脉冲控制即可。3 位3 位5 位4 位3 位2 位X目的操作数源操作数运算操作移动操作直接控制判别下址字段编码表如下：目的操作数字段源操作数字段运算操作字段移位门字段直接控制字段001a,LDR0010b,LDR1011c,LDR2100d,LDR3001e010f011g100hMS0S1S2S3L,R,S,Ni,j,+11919CPU 执行一段程序时，cache 完成存取的次数为 2420 次，主存完成的次数为 80 次，cache 存储周期为 40ns，主存存储周期为 200ns，求 cache

45、/主存系统的效率和平均访问时间。P94 例 62020某机器单字长指令为 32 位，共有 40 条指令，通用存放器有 128 个，主存最大寻址空间为 64M。寻址方式有立即寻址、直接寻址、存放器寻址、存放器间接寻址、基值寻址、相对寻址六种。请设计指令格式，并做必要说明。精品文档2121一条机器指令的指令周期包括取指IF、译码ID、执行EX、写回WB四个过程段，每个过程段 1 个时钟周期 T 完成。先段定机器指令采用以下三种方式执行：非流水线顺序方式，标量流水线方式，超标量流水线方式。请画出三种方式的时空图，证明流水计算机比非流水计算机具有更高的吞吐率。P1632 22 2CPU的数据通路如图

46、1 所示。运算器中 R0R3为通用存放器，DR为数据缓冲存放器，PSW 为状态字存放器。D-cache 为数据存储器，I-cache 为指令存储精品文档器，PC 为程序计数器具有加 1 功能，IR 为指令存放器。单线箭头信号均为微操作控制信号电位或脉冲，如 LR0表示读出 R0存放器，SR0表示写入 R0存放器。机器指令“STO R1,(R2)实现的功能是：将存放器 R1 中的数据写入到以R2为地址的数存单元中。请画出该存数指令周期流程图，并在 CPU 周期框外写出所需的微操作控制信号。一个 CPU 周期含 T1T4四个时钟信号，存放器打入信号必须注明时钟序号2727某计算机的存储系统由 ca

47、che、主存和磁盘构成。cache 的访问时间为 15ns；如果被访问的单元在主存中但不在cache 中，需要用 60ns 的时间将其装入 cache，然后再进行访问；如果被访问的单元不在主存中，那么需要 10ms 的时间将其从磁盘中读入主存，然后再装入 cache 中并开始访问。假设 cache 的命中率为 90%，主存的命中率为 60%，求该系统中访问一个字的平均时间。解：解：ta=90%tc+10%*60%(tm+tc)+10%*40%tk+tm+tc(m 表示未命中时的主存访问时间；c 表示命中时的 cache 访问时间；k表示访问外存时间)精品文档2828图 1 所示为双总线结构机器

48、的数据通路，IR 为指令存放器，PC 为程序计数器具有自增功能，DM 为数据存储器受/R W信号控制，AR 为地址存放器，DR 为数据缓冲存放器，ALU 由加、减控制信号决定完成何种操作，控制信号 G 控制的是一个门电路。另外，线上标注有小圈表示有控制信号，例中 yi表示y 存放器的输入控制信号，R1o为存放器 R1的输出控制信号，未标字符的线为直通线，不受控制。旁路器可视为三态门传送通路。“SUBR3，R0指令完成030()()RRR的功能操作，画出其指令周期流程图，并列出相应的微操作控制信号序列，假设该指令的地址已放入 PC 中。假设将“取指周期缩短为一个 CPU 周期，请在图上先画出改良

49、的数据通路，然后在画出指令周期流程图。此时 SUB 指令的指令周期是几个 CPU 周期?与第种情况相比，减法指令速度提高几倍？解：解：ADD 指令是加法指令，参与运算的二数放在 R0 和 R2 中，相加结果放在 R0 中。指令周期流程图图包括取指令阶段和执行指令阶段两局部。每一方框表示一个 CPU 周期。其中框内表示数据传送路径，框外列出微操作控制信号。，流程图见左3131某加法器进位链小组信号为 C4C3C2C1，低位来的进位信号为 C0，请分别按下述两种方式写出 C4C3C2C1 的逻辑表达式：串行进位方式并行进位方式解解：1串行进位方式：C1=G1+P1C0其中：G1=A1B1，P1=A

50、1B1C2=G2+P2C1G2=A2B2，P2=A2B2C3=G3+P3C2G3=A3B3,P3=A3B3C4=G4+P4C3G4=A4B4,P4=A4B4(2)并行进位方式：C1=G1+P1 C0C2=G2+P2 G1+P2 P1 C0C3=G3+P3 G2+P3 P2 G1+P3 P2 P1 C0C4=G4+P4 G3+P4 P3 G2+P4P3 P2 G1+P4 P3 P2 P1 C0其中 G1G4，P1P4表达式与串行进位方式相同。3636设两个浮点数 N1=2j1S1,N2=2j2S2，其中阶码 3 位移码，尾数 4 位，数符 1 位。设：j1=(-10)2,S1=(+0.1001)