深圳大学-数字集成电路(中文)第六章.pptx

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1、1组合逻辑与时序逻辑组合逻辑 时序逻辑Output=f(In)Output=f(In,Previous In)第1页/共91页2q 每一时刻(除了切换期间的瞬态效应）每个门 的输出通过一个低阻路径连接到q 在任何时候该门的输出即为该电路实现的布尔函数值(再一次忽略切换期间的瞬态效应)q 不同于动态电路，后者依赖把信号值暂时存放在高阻抗电路节点的电容上静态CMOS电路设计VDD or Vss 第2页/共91页3静态互补 CMOSVDDF(In1,In2,InN)In1In2InNIn1In2InNPUNPDNPMOS onlyNMOS onlyPUN(上拉网络)和 PDN(下拉网络)是双通道逻辑

2、网络第3页/共91页4构成PUN和PDN网络 一个晶体管可以看成是一个由其栅信号控制的开关 PDN由NMOS器件构成，PUN由PMOS器件构成 可以推导出一组规则来实现逻辑功能 互补CMOS结构的上拉和下拉网络互为对偶网络 互补门本质上是反相的，只能实现与非、或非和异或门 实现一个具有N个输入的逻辑门需晶体管数目2N个第4页/共91页5NMOS 晶体管的串并联结Transistors can be thought as a switch controlled by its gate signalNMOS switch closes when switch control input is hi

3、ghNMOS逻辑规则-串联AND 操作、并联OR操作第5页/共91页6PMOS 晶体管的串并联结PMOS 逻辑规则-串联NOR 操作、并联NAND 操作第6页/共91页7NMOS下拉器件 PMOS上拉器件VDDVDD 0 PDN0 VDDCLCLPUNVDD0 VDD-VTnCLVDDVDDVDD|VTp|CLSD SDVGSSS DDVGS第7页/共91页8互补 CMOS 逻辑类型PUN 和PDN 是互补网络 符合DeMorgan 定律 单级互补CMOS 逻辑门是反相输出的 同相：需加额外反相第8页/共91页9Example Gate:NAND第9页/共91页10Example Gate:N

4、OR第10页/共91页11构成一个复合门第11页/共91页12复合CMOS门OUT=D+A(B+C)DAB CDABC第12页/共91页13EE141单元设计标准单元通用逻辑可综合等高，宽度可变数据通路单元规则、结构化逻辑（算术运算）单元中包含互连线固定高度和宽度数字集成电路14组合逻辑电路第13页/共91页14标准单元不包含维数信息表示了晶体管间的相对位置第14页/共91页15标准单元第15页/共91页16棍棒图不包含维数信息表示了晶体管间的相对位置InOutVDDGNDInverterAOutVDDGNDBNAND2第16页/共91页17棍棒图CA BX=C(A+B)BACijABC第17

5、页/共91页18C(A+B)的两个版本XC A B A B CXVDDGNDVDDGND第18页/共91页19棍棒图逻辑图CA BX=C(A+B)BACijjVDD XXiGNDA BCPUNPDNABC逻辑图第19页/共91页20X逻辑图CA BX=(A+B)(C+D)BADVDD XXGNDA BCPUNPDNCDDABCD第20页/共91页21例:x=ab+cd第21页/共91页22互补 CMOS 组合逻辑特性n 静态特性 高噪声容限(NM)VOH=VDD,VOL=VSS(GND)无静态功耗 稳态时，VDD 和VSS(GND)间无直流通路n 动态特性 上升、下降时延接近 上下网络有适当的

6、尺寸比例第22页/共91页23CMOS 特性 满电源幅度开关;高噪声容限 电平幅度与器件尺寸无关;ratioless 稳态时总有到VDD或GND之间的通路;低输出阻抗 高输入阻抗;输入稳态电流几乎为零 电源与地之间无直接通路;无静态功耗 传输延时是负载电容和晶体管电阻的函数第23页/共91页24开关延时模型AReqARpARpARn CLACLBRnARpBRpARnCintBRpARpARnBRn CLCintNAND2INVNOR2第24页/共91页25输入波形对延时的影响 延时与输入波形有关 输出高到低的转换 A=B=0-1 延时：0.69(2Rn)CL A=1，B=0-1-延时：0.6

7、9(2Rn)CL A=0-1，B=1 延时：0.69(2Rn)CL 实际上单A跳变比单 B跳变快CLARnARpBRpBRnCint第25页/共91页26输入波形对延时的影响 延时与输入波形有关 输出低到高的转换 A=B=1-0 延时：0.69 Rp/2 CL A=1，B=1-0-延时：0.69 Rp CL A=1-0，B=1 延时：0.69 Rp CL 实际上单A跳变比单B跳变快CLARnARpBRpBRnCint第26页/共91页27延时对输入波形的依赖A=B=1 0B=1,A=1 0B=1 0,A=1time psVoltage VInput DataPatternDelay(psec)

8、A=B=0 1 69A=1,B=0 1 62A=0 1,B=1 50A=B=1 0 35A=1,B=1 0 76A=1 0,B=1 57NMOS=0.5 m/0.25 mPMOS=0.75 m/0.25 mCL=100 fF第27页/共91页28扇入的考虑D C B ADCBACLC3C2C1 分布RC 模型(Elmore 延时)tpHL=0.69 Reqn(C1+2C2+3C3+4CL)传输延时随扇入迅速恶化-最坏情况成平方关系-电阻电容同时起作用第28页/共91页29tp：扇入的函数tpLHtp(psec)fan-in避免扇入大于4 的门tpHL平方线性tptpLH 第29页/共91页30

9、tp 扇出的函数tpNOR2tp(psec)eff.fan-out所有的门具有相同驱动电流tpNAND2tpINV斜率是驱动力的函数第30页/共91页31tp：扇入和扇出的函数 扇入:平方源于电容和电阻的增加 扇出:每个额外扇出增加负载 CL第31页/共91页32复杂门快速设计 1 晶体管尺寸规则 只要扇出电容为主 渐进尺寸规则InNCLC3C2C1In1In2In3M1M2M3MN分布RC 线M1 M2 M3 MN(最接近输出最小)使R1R2R3RN第32页/共91页33复杂门快速设计 2 晶体管排序C2C1In1In2In3M1M2M3 CLC2C1In3In2In1M1M2M3 CLcr

10、itical path critical path放电10 1放电放电1延时由CL,C1 and C2 的放电时间决定延时由CL 的放电时间决定110 1放电放电结束放电结束第33页/共91页34复杂门快速设计 3 不同的逻辑结构F=ABCDEFGH第34页/共91页35复杂门快速设计 4 插入缓冲器将扇入和扇出隔离开CLCL第35页/共91页36EE141晶体管尺寸规则假定典型p/n 管比例为2/1并联保持(考虑单个跳变；同时跳变时电阻，并联速度更快)串联加倍(考虑同时跳变时，电阻串联折半，减小单个电阻)2 ARpBRp24 BRp单个信号输入电容为INV 的5/3单个信号 Rn输入电容 2

11、 B为INV 的4/3CL4ARpCint2RnACint1RnARnB1CL数字集成电路28组合逻辑电路第36页/共91页37晶体管尺寸规则 CLBRnARpBRpARnCintBRpARpARnBRn CLCint222 21144第37页/共91页38复杂CMOS门晶体管尺寸规则OUT=D+A(B+C)DAB CDABC122 24488第38页/共91页39复杂CMOS门晶体管尺寸规则OUT=D+A(B+C)DAB CDABC122 24488第39页/共91页40有比逻辑第40页/共91页41有比逻辑目标:相对于静态互补CMOS,减少晶体管个数VDDVSSPDNIn1In2In3FR

12、LLoadVDDVSSIn1In2In3FVDDVSSPDNIn1In2In3FVSSPDNResistiveDepletionLoadPMOSLoad(a)电阻负载(b)耗尽 NMOS 负载(c)伪NMOS 负载VT 0第41页/共91页42耗尽型NMOS第42页/共91页43有比逻辑 思路-PDN关断,上拉电阻起作用,-PDN导通,上拉电阻和PDN分压=有比逻辑第43页/共91页44有比逻辑-无源负载VDDVSSPDNIn1In2In3FRL电阻负载NMOS+电阻负载 VOH=VDD VOL=RPNRPN+RL 不对称响应 存在静态功耗 tpL=0.69 RLCLVDD第44页/共91页4

13、5有比逻辑有源负载耗尽负载 NMOS 伪-NMOSVDDVSSIn1In2In3FVDDVSSPDNIn1In2In3FVSSPDN耗尽负载PMOS 负载VT 0第45页/共91页46伪-NMOS VTC0.0 0.5 1.0 1.5 2.0 2.50.00.51.01.52.02.53.0Vin VVo ut VW/Lp=4W/Lp=2W/Lp=1W/Lp=0.25W/Lp=0.5n 上升和下降延时不对称nVTC不对称n 面积和负载减小,却存在静态功耗第46页/共91页47伪NMOS反相器性能尺寸 静态功耗4 0.693V 564um 12ps2 0.273V 298um 56ps1 0.1

14、33V 160um 123ps0.5 0.064V 80um 268ps0.25 0.031V 41um 569ps第47页/共91页48伪NMOS实例 4 输入与非门 4输入或非门第48页/共91页49改进的负载V VDDVSSPDN1OutDDVSSPDN2OutAABBM1 M2差分串联电压开关逻辑(DCVSL)第49页/共91页50DCVSL 实例-异或门第50页/共91页51DCVSL 传输响应0 0.2 0.4 0.6 0.8 1.0-0.50.51.52.5Time nsV ol tageVA BA BA,BA,B第51页/共91页52传输晶体管逻辑第52页/共91页53传输晶体

15、管逻辑InputsSwitchNetworkOutOutABAB NMOS 晶体管 没有静态功耗第53页/共91页54传输晶体管逻辑l 特点:开关网络+缓冲器-结构简单=寄生小=速度快l 理想开关-低导通电阻和低寄生电容第54页/共91页55实例:与门第55页/共91页56纯NMOS传输管逻辑0 0.5 1 1.5 20.01.02.03.0Time nsVoltage VxOutIn第56页/共91页57纯NMOS传输逻辑A=2.5 VBC=2.5 VCLA=2.5 VC=2.5 VBM2M1Mn缺陷-阈值损失-后继反相器有短路 功耗第57页/共91页58纯NMOS传输管逻辑的改进M2M1M

16、nMrOutABVDDVDDLevel RestorerX 电平恢复器-使Vx 迅速拉到高电平 问题：尺寸规划-A=0，B=0-1 时-有比逻辑第58页/共91页59第59页/共91页60互补传输晶体管逻辑CPLl CPL门的特点 互补数据输入 用较少管子实现加法器和异或功能 差分信号极性免去了多余反相器 属于静态逻辑，有较好抑噪能力 模块化结构第60页/共91页61传输晶体门逻辑ABCCA BCCBCLC=0 VA=2.5 VC=2.5 VBCLC=0 VA=0 VC=2.5 V第61页/共91页62传输门电阻第62页/共91页63基于传输晶体管逻辑的电路ABFBABBM1M2M3/M4第6

17、3页/共91页64传输门网络中的延时V1 Vi-1C2.52.50 0Vi Vi+1CC2.50Vn-1 VnCC2.50InV1Vi Vi+1CVn-1 VnCCInReqReqReqReqC C(a)(b)CReqReqC CReqC CReqReqC CReqCInm(c)第64页/共91页65延时优化第65页/共91页66动态逻辑第66页/共91页67动态 vs.静态电路 静态电路在任何时候通过低阻通路，输出连在VDD或VSS.除非在开关的瞬间 扇入n需要2n个晶体管（一半为p管）动态电路依赖高阻节点（电容）暂存信号电荷 结构简单，寄生小，速度快 易受噪声影响 扇入n需要n+2晶体管（

18、一个是p管）第67页/共91页69输出条件 动态门的输出一旦放电后，要等到下一次预充电才能充电 在求值时，输出最多完成一次1-0转化 要么保持为1 要么放电到0，放电后不可能回到1，直到再次充电 级联问题.在求值期间或是求值之后，输出可以是高组态，状态存储在CL上，PDN网络截至第69页/共91页70动态门的特点 逻辑函数仅由 PDN完成 晶体管数目为N+2（静态互补CMOS：2N）全幅输出(VOL=GND and VOH=VDD)器件尺寸不影响逻辑电平 与比例无关 开关速度更快 寄生电容小（Cin，Cout）无短路功耗 只有漏电和电容功耗第70页/共91页71动态门特点（续）总功耗通常高于静

19、态互补CMOS VDD 和GND之间无静态电流和短路电流 无毛刺 较高的转化概率 Clk额外负载 需要一个预充电或求值时钟CLK第71页/共91页72动态设计中的问题 1:电荷漏电CLClkClkOutAMpMe漏电来源CLKVOut预充电求值主要是亚阈值漏电流第72页/共91页73电荷漏电解决方法CLClkClkMeMpABOutMkp类似于传输晶体管中的电平恢复管维持管第73页/共91页74动态设计中的问题 2:电荷共享CL 存储的电荷在CL 和 CA 之间再分配（共享），降低了可靠性CLClkClkCACBB=0AOutMpMe第74页/共91页75例：电荷共享CL=50fFClkClk

20、A ABBB!BC COutCa=15fFCc=15fFCb=15fFCd=10fF第75页/共91页76电荷共享B=0ClkXCLCaCbAOutMpMaVDDMbClkMe第76页/共91页77克服电荷再分配ClkClkMeMpABOutMkpClk对内部节点进行预充电，采用时钟驱动晶体管代价是增加面积和功耗第77页/共91页78动态设计中的问题 3:背栅耦合CL1ClkClkB=0A=0Out1MpMeOut2CL2In动态 NAND 静态 NAND=1=0第78页/共91页79背栅耦合效应VoltageTime,nsClkInOut1Out2第79页/共91页80动态设计中的问题 4:

21、时钟馈通CLClkClkBAOutMpMe在输出OUT 和输入时钟CLK 之间（预充电管），由于栅漏电容导致输出电压超出VDD。时钟的快速上升沿（下降呀）耦合到输出OUT第80页/共91页81时钟馈通ClkClkIn1In2In3In4OutIn&ClkOutTime,nsVoltage时钟馈通时钟馈通第81页/共91页82动态设计中的问题 5:动态门级联ClkClkOut1InMpMeMpMeClkClkOut2VtClkInOut1Out2VVTn输入不允许1 0 的转化，只允许0 1 的转化!第82页/共91页83Domino 逻辑In1In2PDNIn3MeMpClkClkOut1In

22、4PDNIn5MeMpClkClkOut2Mkp1 11 00 00 1第83页/共91页84为何称为Domino逻辑?每个输出都只有1-0 翻转（或保持1 输出），就像Domino 骨牌倾倒ClkClkIniPDNInjIniInjPDNIniPDNInjIniPDNInj第84页/共91页85Domino 逻辑特点 只能实现同相逻辑 速度很快 静态反相器可以偏移，只有L-H的传输 输入电容减小逻辑驱动需求减小第85页/共91页86Domino 逻辑的设计MpMeVDDPDNClkIn1In2In3Out1ClkMpMeVDDPDNClkIn4ClkOut2MrVDD输入=0预充电时可能取消

23、!第86页/共91页87取消求值晶体管的Domino逻辑1.预充电周期延长-关键路径2.功耗增大-总是采用求值器件第87页/共91页88差分 Domino逻辑解决非反相逻辑问题ABMeMpClkClkOut=ABA BMkpClkOut=ABMkpMp1 0 1 0onoff第88页/共91页89np-CMOS在PDN 网络输入只允许0 1 转换在PUN 网络输入只允许1 0 转换In1In2PDNIn3MeMpClkClkOut1In4PUNIn5MeMpClkClkOut2(to PDN)1 11 00 00 1第89页/共91页90np-CMOSIn1In2PDNIn3MeMpClkClkOut1In4PUNIn5MeMpClkClkOut2(to PDN)1 11 00 00 1到其他的PDN 网络到其他的PUN 网络对噪声非常敏感！第90页/共91页91感谢您的观看！第91页/共91页