中职 通信技术基础（第3版）第4章电子课件 .ppt

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1、第4章 时序逻辑电路的设计与分析如果一个数字逻辑电路的稳态输出，不仅取决于当时输入信号的状态组合，而且还与电路原来输出状态有关，就称为时序逻辑电路，简称时序电路。时序电路对原输出状态的记忆功能是靠触发器实现的，触发器是最基本、最简单的时序逻辑电路。第1节 时序电路的记忆单元触发器触发器是具有记忆功能的基本单元，是构成时序逻辑电路的主体。在理论上触发器应设有两个互补输出端：Q、（实用中可按需要选其中一个），以Q端的状态代表触发器的状态，Q=1为触发器的1态，Q=0为触发器的0态。若两个输出端出现同时为1或同时为0的状态时，则称为触发器的异常（不确定）状态，是不允许出现（应该约束）的状态。为表述触

2、发器输出状态的时序性变化，常用Qn表示其当前状态（现态），Qn1表示下一个状态（次态）。触发器的次态Qn1由输入信号和现态Qn之间的逻辑关系决定，体现触发器的功能。具有确定逻辑功能的触发器共有五种，表述触发器逻辑功能的表达式称为触发器的特性方程（就是触发器的逻辑功能表达式）。表4-1 五种触发器的逻辑功能表名称项目R-SDJ-KTT功能置0置1保持翻转特性方程（约束式）=D说明：“”符号表示触发器具有该项功能。R-S、D、J-K、T四种触发器分别以输入信号命名，T触发器特殊。一、基本R-S触发器 基本R-S触发器是结构最简单的触发器，又是构成各类触发器的基本单元。触发器的记忆原理是把输出信号引

3、回输入端，形成信号反馈，使电路中构成自锁定功能。1、输入信号高电平有效的基本R-S触发器 输入信号高电平有效的基本R-S触发器要用或非门构成。（1）逻辑真值表和特性方程表4-2高电平有效的基本R-S触发器逻辑功能真值表输入信号输出信号QnRSQn1000000110100011（不定）100110111100111（不定）图4-1 或非门基本R-S触发器逻辑化简高电平有效触发器的特性方程：表达式两边同时取反，并把右边变为或非结构：约束R、S不能同时为1:图4-2 或非门基本R-S触发器电路、标准画法（3）功能分析R1（有效态）、S0（无效态）时，无论触发器的现态Qn为何值，次态都为0，Qn10

4、，称为触发器置0（也称复位RESET）。R0（无效态）、S1（有效态）时，无论触发器的现态Qn为何值，次态都为1，Qn11，称为触发器置1（又叫置位SET）。R0，S0（两信号都无效）时，两个与非门相互锁定，保持触发器的原来状态，Qn1Qn，称为触发器的保持态。R1，S1（两个信号都有效）时，两个与非门输出都为1，为异常的不定态。显然这种情况是不允许出现的，在使用中要注意约束。表4-3 或非门结构R-S触发器的逻辑功能RS逻辑功能00保持（Qn1=Qn）01置1（Qn1=1）10置0（Qn1=0）11不定态图4-3 或非结构R-S触发器的波形图图4-4 实际产品CC4044B的单元电路2、输入

5、信号为低电平有效的基本R-S触发器用、表示触发器的两个低电平有效的输入信号。表4-4 输入信号为低电平有效的基本R-S触发器的全状态真值表输入信号输出信号000001001010110100101011011111图4-5 与非结构R-S触发器的逻辑化简与非门基本R-S触发器的特性方程：+=1为约束表达式，约束、不能同时为0。应用德摩根定律把主式变换为与非-与非式：图4-6 与非门结构的基本R-S触发器（1）功能分析（有效态）、（无效态）时，无论触发器的现态Qn为何值，次态都为0，Qn10，称为触发器置0（也称复位RESET）。（无效态）、（有效态）时，无论触发器的现态Qn为何值，次态都为1，

6、Qn11，称为触发器置1（又叫置位SET）。、（两信号都无效）时，两个与非门相互锁定，保持触发器的原来状态，Qn1Qn，称为触发器的保持态。、（两个信号都有效）时，两个与非门输出都为1，为异常的不定态。显然这种情况是不允许出现的，在使用中要注意约束。表4-5 与非门结构R-S触发器的逻辑功能表 逻辑功能0 0不定态0 1置0（Qn1=0）1 0置1（Qn1=1）1 1保持（Qn1=Qn）图4-7 与非结构R-S触发器的波形图图4-8 74279内部结构和引脚分布图4-9 4043B的单元电路（a）单元电路 （b）E信号逻辑 （c）引脚信号二、D触发器和J-K触发器1、D触发器 D触发器的输入信

7、号只有1个，名称为D。D触发器是用基本R-S触发器附加转换逻辑实现的。表4-6 D触发器逻辑功能表D逻辑功能0置0（Qn1=0）1置1（Qn1=1）图4-10 D触发器构成及符号D触发器的特性方程：2、J-K触发器表4-7 J-K触发器的逻辑功能表JK逻辑功能00保持（Qn1=Qn）01置0（Qn1=0）10置1（Qn1=1）11翻转（）J-K触发器的功能可用D触发器转换实现，转换逻辑是:图4-11 D触发器转换为J-K触发器（a）D转换为J-K（b）J-K触发器符号三、同步触发器1、同步控制信号 触发器的输入信号直接影响输出端的状态，影响触发器的使用。给触发器增加时钟脉冲（CP），用于控制输

8、入信号对输出端产生作用的时间（或时刻）。有CP信号的触发器叫做同步触发器。图4-12 同步D触发器结构 CP是触发器的特殊输入信号，只控制输入信号对触发器输出端产生作用的时间（或时刻），不影响触发器的逻辑功能。CP信号对触发器产生控制作用称为触发。受CP信号控制的输入信号称为同步输入信号。CP信号的控制方式有电平触发和边沿触发两种类型。CP信号线加标“”符号表示边沿触发，无此符号为电平触发。电平触发又分为高电平触发和低电平触发（加“”表示）两种。边沿触发也分为上升沿触发（正触发）和下降沿触发（负触发，加“”表示）两种。上升沿触发是触发器的状态变化发生在CP信号由低电平上升变为高电平的时刻，在真

9、值表中用表示，在波形分析时，把箭头符号表在CP脉冲上，成为“”状。下降沿触发是触发器的状态变化发生在CP信号由高电平下降变为低电平的时刻，在真值表中用符号表示，在波形分析时，把箭头符号表在CP脉冲上，成为“”状。实际触发器产品的CP信号常以CLK或G命名，并按使用需要设置复位RD（又称作清除CLR）和置位SD（又称作预置PR）信号。复位信号RD和置位信号SD不受CP信号控制，称为直接输入信号（D脚标表示直接），RD和SD都是低电平有效。2、同步触发器的定型产品（1）独立结构的双D触发器7474和4013图4-13 7474的内部结构和引脚功能表4-8 7474的电路功能（CP为高电平触发）独立

10、结构的触发器使用灵活，多用于制作异步型时序逻辑电路，关联型结构则用于制作同步电路。CLRPRDCLKQn101010111001111图4-14 4013的结构和引脚分布（2）独立结构的双J-K触发器7476和4027图4-15 7476的内部结构和引脚功能表4-9 7476J-K触发器功能表CLRPRJKCLKQn1LH0HL1HH00QnHH010HH101HH11图4-16 J-K触发器的波形图图4-17 4027双J-K触发器（3）多端同名输入的触发器图4-18 74110的内部结构及引脚功能图4-19 4095的内部结构及引脚功能3、T触发器和T触发器 T触发器和T触发器是两种用于制

11、作计数器的同步触发器。实用中的T触发器和T触发器都是通过功能转换实现的。（1）T触发器 T触发器的特性方程是：表4-10 T触发器逻辑功能表TQn+101 保持功能：Qn+1=Qn翻转功能：Qn+1=图4-20 用J-K触发器转换T触发器（2）T触发器 T触发器是特殊类型，只有翻转功能，并只有一个CP输入信号，其特性方程为：Qn+1=图4-21 用D触发器和J-K触发器转换T触发器第2节 时序逻辑电路分析一、时序逻辑电路组成1、时序逻辑电路的构成方式时序逻辑电路的主体结构是用触发器构成记忆（存储）电路，必要时再配备一些组合电路。图4-22 时序电路结构示意图 按时序电路中触发器的动作特点，可分

12、为同步时序电路和异步时序电路两类。2、触发器在时序电路中的应用 时序电路的逻辑功能主要取决于构成存储电路的触发器种类及其使用方式。不同逻辑功能的触发器适用于不同电路环境的需要。表4-11 五种触发器常见的使用方式触发器名称在电路中常见的应用方式R-S独立做数据锁存器使用，在D、J-K触发器中做清除（CLR）和预置（PR）端 D数据存储、信号状态保持、转换为T触发器J-K构成各种进制的计数器，转换为T和T触发器T作信号保存及换相、构成计数器和定时器、转换为T触发器T二进制计数器的最低位、2分频器二、成品时序逻辑电路分析 1、寄存器寄存（锁存）信息是D触发器的基本应用，按功能可分为数码寄存器和移位

13、寄存器两种。一个D触发器存放一位二进制代码，N个触发器组成可存放N位代码的寄存器。（1）数码寄存器数码寄存器按存储数据的位数用多个D触发器并排方式构成，采用同步式结构，把各触发器的CP信号接在一起。图4-23 四位数码寄存器图4-24 四位D寄存器4076结构和引脚信号表4-12 电路功能表CPDQn1状态110101高阻高阻态0000清零00111Qn保持00110Qn00101Qn00100，0，1Qn0010000置数0011（2）移位寄存器 对数据有移位功能的寄存器称为移位寄存器，用多个D触发器彼此以输出端接输入端的串联方式连接，采用同步触发移位，它能在移位脉冲作用下将数据逐位移动。1

14、）单向移位寄存器 单向移位寄存器分左移位和右移位两种，两种单向移位寄存器的结构相同，只是各触发器的连接方式变换一下方向。左移位寄存器是指数据以串行方式从寄存器右端（低端）输入，在移位脉冲控制下逐位左移，经N次移位，数据全部移入寄存器到达对应位置可以并行方式输出，实现串行数据向并行数据的转换。图4-25 左移寄存器图4-26 左移寄存器工作时序图图4-27右移寄存器图4-27（b）右移寄存器工作波形2）双向移位寄存器图4-28 双向移位寄存器图4-29 74194内部电路表4-13 74194功能表表4-13 74194功能表S1S0CP功能S1S0CP功能0清零110右移100禁止触发111并

15、行输入101左移1，0，1保持2、计数器 对脉冲信号能进行计数的电路称为计数器，当脉冲信号为频率稳定的时钟信号时计数器又具有定时器和分频器的功能。按电路状态变换特点不同可分为加法计数器和减法计数器，接触发方式不同可分为同步计数和异步计数，按进位信号输出与电路动作关系可分为十进制计数、N位二进制计数和任意进制计数，按计数器的电路结构可分为直线形、环形、扭环式多种。计数器通常用于为脉冲电路提供定时或波形准确的输入信号。（1）二进制计数器1）异步二进制计数器图4-30 下降沿触发的异步三位二进制加法计数器 一个T触发器就是一位二进制计数器，异步二进制计数器是用多位T触发器串接成递进触发方式构成，触发

16、器之间的连接方式由触发器的触发方式和计数方式决定。电路的时钟信号连接：图4-31 二进制加法计数器状态转换图 计数器具有分频功能，计数器3个输出端的信号频率与最低端输入的计数脉冲信号频率的关系如下：图4-32上升沿触发的异步三位二进制加法计数器（a）电路结构（b）工作波形图4-33 三位二进制异步减法计数器（a）电路结构（b）工作波形2）同步二进制计数器 异步二进制计数器电路结构虽简单，但速度较慢（触发器只能逐级翻转）。如果将这种计数器的输出信号传给译码器，会使译码电路出现竞争冒险，产生尖峰脉冲。同步计数器可弥补这两点不足。图4-34 用T触发器组成的同步二进制加法计数器（2）十进制计数器图4

17、-35 同步十进制加法计数器逻辑图图4-35 同步十进制加法计数器、时序图、状态转换图第3节 时序逻辑电路设计一、用成品时序电路改制选用与所需功能相关的成品时序电路，配加适当的辅助电路就可以方便地实现设计目的。1、任意进制计数器利用二进制计数器可改制任意进制计数器。进位信号引回计数电路，用其控制计数器跳回到计数的初始态，称作脉冲反馈法。制作初始态为0的计数器，可将进位信号引回到触发器的异步置0端强制电路复位，称为强制复位法。四位二进制计数器改作十进制加法计数器的逻辑图。电路中增设一个锁存器用以清除复位时的尖峰脉冲。图4-36 复位式8421码十进制计数器电路 对输出的状态序列不以0为初态（起始

18、值）的计数器，可用预置法改制。TTL系列的74161为四位同步二进制可预置计数器。图4-37 74161的引脚信号图4-37 74161的内部结构表4-19 74161逻辑功能表ETEpQ3，Q2，Q1，Q0C0清零0100保持0101保持0110保持Q3，Q2，Q1，Q01110置数Q3Q2Q1Q01111计数Q3Q2Q1Q0用74161构成十进制计数器，电路的起始值预置为图4-38 用置入最小值法将74161接成十进制计数器状态转换图74161接成十进制计数器的用74161也可构成初始值为0的任意进制加法计数器。图4-39 用复位法将74161接成六进制计数器用预置法改制的六进制计数器电路

19、和状态转换图。用两片74161构成的84进制计数器。2、分频器 计数器有分频功能，这在前文已介绍过。在实用中，对分频器的要求并不局限于分频，还有脉冲占空比和输出位置等问题。在脉冲电路中，脉冲宽度 与信号周期T之比称为信号的占空比k：计数器具有分频器功能，计数器的进制类型就是分频器的分频率。（3）分频器的占空比设计 设计任意占空比的分频器常用另设法或截取法。1）另设法是指在N进制计数器电路中按占空比要求另设分频信号，此法简单、灵活，二进制计数器的状态应用充分。设计过程如下：以设计一个占空比为5/7的分频器为例说明两种方法。按确定 ，七分频器可用三位二进制计数器改制。设定改制信号C和分频信号Y，列

20、出二进制计数器的状态真值表：表4-20 二进制计数器状态真值表CY00001001010100101101100011010011010111XX图4-44 C，Y化简C、Y两信号的逻辑表达式：图4-45 七分频（5/7占空比）逻辑图 七分频（5/7占空比）时序图、状态图 2）截取法是选择相应二进制计数器，按占空比和分频参数选用计数器的输出信号，并在计数器的状态真值表中截取符合要求的状态组作为分频器的状态转换时序。图4-46 截取法示意图 从图4-43中可以确定分频器的初值为0110，返回信号逻辑图4-47 74161接成七分频器2、环形计数器（1）基本结构：把单向移位寄存器的串行输入与串行输

21、出两端接在一起，就构成循环移位寄存器，称为环形计数器。（2）添加自启动电路 这种环形计数器不能由无效状态自然进入有效循环，叫做无自启动功能。为使用方便，应对电路进行修改，添加自启动电路，让环形计数器能由无效循环自动进入有效循环。自启动电路的设计步骤：1）在电路中任选一个修改点（如选在的输入逻辑）；2）按确定的有效循环（如图4-45所示）列出电路有效状态转换表（表4-21）。制出状态 的卡诺图，并进行化简圈项。3）按以下条件确定无效循环断点：I.必须是有效逻辑化简圈项外的 无效循环项。II.必须与一个有效循环项相邻（具有引入有效循环的可能）。II.必须是与一个有效循环项相邻（具有引入有效循环的可

22、能）的无效循环点。图4-49 利用卡诺图选择断点 在卡诺图中确定断点最直观，符合上述条件的只有一项。按相邻的有效逻辑值改写该项，把无效循环断开，就能将无效循环引入有效循环。这就是自启动电路的设计原理。4)对修改点的逻辑重新化简，图4-50 重新化简得出修改点的新逻辑表达式：5)按新逻辑表达式画出修改后的逻辑图。图4-51 修改后的环形计数器6)检验自启动效果（如不理想，则须更换或增加断点），画出自启动状态转换图。图4-52 能自启动的环形计数的状态图3、扭环计数器设计（1）扭环计数器的基本结构把移位寄存器的串行输出的反相端引回输入端，就构成扭环式计数器。一个四位扭环计数器电路的基本结构和状态转

23、换图，它有两个独立的状态循环，但不能自启动。图4-53 扭环形计数器及其状态转换图（2）添加自启动电路 和环形计数器一样，扭环也要经过修改，使其具备自启动功能。借助卡诺图确定无效循环的断点为1101，并进行化简。图4-54 修改逻辑的化简图4-55 能自启动的四位扭环计数器逻辑图与状态图图4-56 用扭环计数器构成的节拍脉冲发生器图4-56 用扭环计数器构成的节拍脉冲发生器的工作波形4、节拍器能产生顺序脉冲的电路称为顺序脉冲发生器，又称节拍器。节拍器可用计数器和译码器构成，也可用扭环式计数器构成。(1)用计数器和译码器构成的节拍器用三位二进制异步计数器和一只3线8线译码器组成的计数器型节器：。

24、图4-57 计数型节拍发生器 计数器型节拍器比扭环节拍器少用一只触发器，但因各触发器不可能同时翻转，会使计数器出现竞争冒险现象而输出干扰脉冲。图4-58 计数型节拍发生器工作波形(2)用扭环计数器构成节拍器（4017）二、简单时序电路设计 对于功能简单或没有相关成品可用的时序电路，就需要设计者自己制作。1、D触发器应用简例:用D触发器为单片机8051存储中断请求信号的电路。图4-60 用D触发器构成8051中断请求电路2、J-K触发器应用简例:十六进制键盘编码器电路图4-61 十六进制键盘编码器电路表4-26 按键与输出码的对应表按键输出码A3 A2 A1 A0按键输出码A3 A2 A1 A0

25、0000081000100019100120010A101030011B101140100C110050101D110160110E111070111F1111表4-27 键盘编码形成表A1 A0A3、A2扫描位置按键在F列F=0A1 A0=11按键在E列E=0A1 A0=10按键在D列D=0A1 A0=01按键在C列C=0A1 A0=0000（Q0=0）321001（Q1=0）765410（Q2=0）BA9811（Q3=0）FEDC本章小结（1）具有记忆性是时序逻辑电路与组合电路的本质区别，它的记忆性表现在任一时刻输出端的稳态值不仅取决于相关时刻的输入信号状态组合，还与电路的原来状态有关。电

26、路原状态信息是靠触发器组成的记忆电路存储的。（2）触发器是构成时序电路的基本记忆单元，又是最简单的时序电路。（3）基本R-S触发器是结构最简单的触发器，添加引导转换电路可以转换为其他类型的触发器。实际产品中只有R-S、D、J-K 3种类型触发器，T和 触发器用转换方法获得。（4）边沿触发的同步触发器能抑制空翻，数字集成电路系列中的触发器产品多数为边沿触发器。（5）由触发器组成的存储电路是时序电路的主体。触发器在电路中的实际功能及应用方式决定存储电路的功能，D触发器主要用于各种寄存器，二进制计数器用T和T触发器组成，T触发器用在各类计数器的最低位，J-K触发器功能全，用途广。（6）依据触发器的动作方式，时序电路可分为同步型和异步型两类。（7）在各种数字集成电路系列中，都有较为齐全的触发器及各种典型功能的时序电路单元的产品。需要时应首先选用成品电路，再用基本门电路和触发器制作成品电路不具备的电路和必要的外部辅助电路。