电子技术课件项目七数字电子钟的设计与制作教学课件.pptx

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1、项目七目七数字电子钟的设计与制作l知知识目目标掌握基本触发器的逻辑功能及应用；掌握时序逻辑电路的分析和设计方法；掌握常见触发器的逻辑功能及其描述方法；了解中规模集成电路的逻辑功能、使用方法和应用。l技能目技能目标能根据给定的时序分析电路的逻辑功能；能根据逻辑功能的描述设计出满足该逻辑功能的时序电路；能熟练利用集成电路实现任意进制计数；能完成小型数字电路系统的制作和调试。01 掌握各种触发器的逻辑功能及其描述方法；通过改进型抢答器的制作和调试，加深对触发器的逻辑功能的理解及应用。任任务一一制作改制作改进型型抢答器答器u任务目标任任务一一制作改制作改进型型抢答器答器 引入：声光控节能灯座节电效果显

2、著，采用该灯座，白天灯不亮，夜间有声音灯即亮，亮一小段时间后自动熄灭。电路如图7-1所示，试分析工作原理。图7-1 声光控节能灯座电路任任务一一制作改制作改进型型抢答器答器 时序电路的基本结构框图如图7-2所示，包含组合电路和存储电路两部分。X1Xi代表时序电路的输入信号，Y1Yj代表时序电路的输出信号，W1Wm代表存储电路的输入信号，Q1Qn代表存储电路的输出信号，X1Xi和Q1Qn共同决定时序电路的输出状态Y1Yj。图7-2 时序电路的基本结构框图任任务一一制作改制作改进型型抢答器答器一、基本RS触发器 组合电路的基本单元是门电路，时序电路的基本单元是触发器。触发器有两个基本特性：它有两个

3、稳定状态，可分别用来表示二进制数码0和1；在输入信号作用下，触发器的两个稳定状态可相互转换，输入信号消失后，已转换的稳定状态可长期保存下来，这就使得触发器能够记忆二进制信息，常用作二进制存储单元。任任务一一制作改制作改进型型抢答器答器制 作 改进型抢答 器 触发器由门电路组成，它有一个或多个输入端，有两个互补输出端。通常用Q端的输出状态表示触发器的状态。这两个状态和二进制数码1和0对应。根据逻辑功能的不同，触发器可分为RS触发器、D触发器、JK触发器、T触发器和T触发器等。根据触发方式的不同，触发器可分为电平触发器、边沿触发器和主从触发器等。任任务一一制作改制作改进型型抢答器答器1.用与非门组

4、成的基本RS触发器1）电路结构由两个与非门的输入端和输出端交叉耦合组成的基本RS触发器的逻辑图如图7-3（a）所示，图7-3（b）所示为其逻辑符号。它与组合电路的根本区别在于电路中有反馈线。RD和SD为信号输入端,它们上面的非号表示其为低电平有效，在逻辑符号中用小圆圈表示。图7-3 与非门组成的基本RS触发器任任务一一制作改制作改进型型抢答器答器（2）当 RD=1，SD=0时，触发器置1。（4）当RD=0,SD=0时，Q=Q=1，不符合触发器的逻辑关系。（1）当 RD=0，SD=1时，触发器置0。（3）当 RD=1，SD=1时，触发器保持原状态不变。2）逻辑功能 下面根据与非门的逻辑功能讨论基

5、本RS触发器的工作原理。任任务一一制作改制作改进型型抢答器答器现态（初态）是指触发器输入信号变化前的状态，用Qn表示；次态是指触发器输入信号变化后的状态，用Qn+1表示。从表中可见，触发器的新状态Qn+1（次态）不仅与输入状态有关，还与触发器原来的状态Qn（现态）有关。任任务一一制作改制作改进型型抢答器答器（2）有复位（Q=0）、置位（Q=1）、保持原状态三种功能。（4）由于反馈线的存在，无论是复位还是置位，有效信号只需作用很短的一段时间，即“一触即发”。（1）有两个互补的输出端，有两个稳态。（3）R为复位输入端，S为置位输入端，该电路为低电平有效。3）特点 基本RS触发器的特点如下。任任务一

6、一制作改制作改进型型抢答器答器2.用或非门组成的基本RS触发器图7-5（a）所示为由两个或非门的输入和输出交叉耦合组成的基本RS触发器，图7-5（b）为其逻辑符号。该触发器用高电平作为输入信号，即高电平有效。图7-4 输出Q、Q的波形图 图7-5 或非门组成的基本RS触发器任任务一一制作改制作改进型型抢答器答器制 作 改进型抢答 器二、同步RS触发器 在实际应用中，触发器的工作状态不仅要由R、S端的信号来决定，而且还希望触发器按一定的节拍翻转。给触发器加一个时钟控制端CP，只有在CP端上出现时钟脉冲时，触发器的状态才能变化。任任务一一制作改制作改进型型抢答器答器1.同步RS触发器的电路结构 同

7、步RS触发器是在基本RS触发器的基础上增加了两个由时钟脉冲CP控制的门G3、G4组成的，如图7-6(a)所示，图7-6（b）为其逻辑符号。图中，CP为时钟脉冲输入端，简称钟控端或CP端，R和S为信号输入端。图7-6 同步RS触发器任任务一一制作改制作改进型型抢答器答器制 作 改进型抢答 器2.同步RS触发器的逻辑功能（1）当CP=0时，控制门G3、G4关闭，都输出1。这时，不管R端和S端的信号如何变化，触发器的状态保持不变。（2）当CP=1时，G3、G4打开，R、S端的输入信号才能通过这两个门，使基本RS触发器的状态翻转，其输出状态由R、S端的输入信号决定。任任务一一制作改制作改进型型抢答器答

8、器同步RS触发器的功能表如表7-2所示。任任务一一制作改制作改进型型抢答器答器3.同步触发器的空翻问题 在一个时钟周期的整个高电平期间或整个低电平期间都能接收输入信号并改变状态的触发方式称为电平触发，由此引起的在一个时钟脉冲周期中触发器发生多次翻转的现象称为空翻，其波形如图77所示。空翻是一种有害现象，它使得时序电路不能按时钟节拍工作，造成系统的误动作。图7-7 同步RS触发器的空翻波形任任务一一制作改制作改进型型抢答器答器三、常用集成触发器1.主从JK触发器1）电路结构 RS触发器的特性方程中有一约束条件SR=0。这一约束条件使得RS触发器在使用时，有时感觉不方便。因此，如果把这两个信号通过

9、两根反馈线分别引到输入端的G7、G8，就一定有一个门被封锁，这时不必再担心输入信号同时为1。这就是主从JK触发器的构成思路，如图7-8所示。图7-8 主从JK触发器任任务一一制作改制作改进型型抢答器答器2）逻辑功能JK触发器的逻辑功能与RS触发器的逻辑功能基本相同，不同之处是JK触发器没有约束条件，在J=K=1时，每输入一个时钟脉冲，触发器向相反的状态翻转一次。如表7-3所示为主从JK触发器的功能表。任任务一一制作改制作改进型型抢答器答器2.边沿JK触发器边沿触发器不仅将触发器的触发翻转控制在CP触发沿到来的一瞬间，而且能将接收输入信号的时间控制在CP触发沿到来的前一瞬间。因此，边沿触发器既没

10、有空翻现象，也没有一次变化问题，从而大大提高了触发器工作的可靠性和抗干扰能力。任任务一一制作改制作改进型型抢答器答器1）电路结构 边沿JK触发器逻辑图和逻辑符号如图7-11所示。图7-11沿JK触发器任任务一一制作改制作改进型型抢答器答器（1）当CP=0时，G3、G4被封锁，不论J、K为何状态，Q3、Q4仍为1；另一方面，G12和G22也被封锁。（2）当CP由0变1时，触发器也不翻转。由于G3、G4的延迟作用，J、K仍无效，故Q不变。（3）当CP由1变0时，触发器翻转。设输入信号J=1，K=0，则Q3=0，Q4=1，G13和G23的输出均为0。2）逻辑功能任任务一一制作改制作改进型型抢答器答器

11、3.维持-阻塞边沿D触发器1）D触发器的逻辑功能D触发器只有一个触发输入端D，因此逻辑关系非常简单，其功能表如表7-4所示。D触发器的特性方程为Qn+1=D。任任务一一制作改制作改进型型抢答器答器2）维持-阻塞边沿D触发器的结构及工作原理 在图7-8（a）所示的同步RS触发器的基础上再加两个门G5、G6，将输入信号D变成互补的两个信号分别送到R、S端,构成了同步D触发器，如图7-12(a)所示。为了克服空翻现象，并具有边沿触发器的特性，在图7-12（a）所示电路的基础上引入三根反馈线L1、L2、L3，如图7-12(b)所示。图7-12D触发器任任务一一制作改制作改进型型抢答器答器（1）输入D=

12、1。当CP=0时，G3、G4被封锁，Q3=1，Q4=1，G1、G2组成的基本RS触发器保持原状态不变。因D=1，G5输入全1，输出Q5=0，它使Q3=1，Q6=1。当CP由0变1时，G4输入全1，输出Q4变为0。继而Q翻转为1，Q 翻转为0，完成了使触发器翻转为1状态的全过程。（2）输入D=0。当CP=0时，G3、G4被封锁，Q31，Q41，G1、G2组成的基本RS触发器保持原状态不变。因D=0，Q5=1，G6输入全1，输出Q6=0。当CP由0变1时，G3输入全1，输出Q3变为0。任任务一一制作改制作改进型型抢答器答器3）触发器的直接置0和置1端图7-14所示为带有RD和SD端的维持-阻塞D触

13、发器，RD为直接置0端，SD为直接置1端。RD和SD端都为低电平有效。RD和SD信号不受时钟信号CP的制约，具有最高的优先级。图7-14 带有RD和SD端的维持-阻塞D触发器任任务一一制作改制作改进型型抢答器答器 RD和SD的作用主要是给触发器设置初始状态，或对触发器的状态进行特殊的控制。在使用时要注意，任何时刻只能一个信号有效，不能同时有效。其功能表如表7-5所示。任任务一一制作改制作改进型型抢答器答器制 作 改进型抢答 器四、触发器的转换1.触发器的类型 触发器的逻辑功能是指次态与现态、输入信号之间的逻辑关系。触发器按逻辑功能的不同可分为RS触发器、D触发器、JK触发器、T触发器和T触发器

14、等。任任务一一制作改制作改进型型抢答器答器2.触发器的逻辑功能及其描述的方法 描述触发器的逻辑功能的方法有特性表、特性方程、激励表（驱动表）、状态转换图和波形图（时序图）。1）RS触发器（1）特性表。以触发器的现态和输入信号为变量，以次态为函数，描述它们之间逻辑关系的真值表称为触发器的特性表。RS触发器的特性表如表7-6所示。表中对触发器的现态Qn和输入信号R、S的每种组合都列出了相应的次态Qn+1。任任务一一制作改制作改进型型抢答器答器（2）特性方程。触发器的逻辑功能也可以用逻辑表达式描述，称为触发器的特性方程。根据表7-6可画出RS触发器Qn+1的卡诺图.任任务一一制作改制作改进型型抢答器

15、答器 如图7-15所示。由此可得RS触发器的特性方程为）图7-15 RS触发器Qn+1的卡诺图任任务一一制作改制作改进型型抢答器答器（3）驱动表。驱动表是用表格的方式表示触发器从一个状态变化到另一个状态或保持原状态不变时，对输入信号的要求。表7-7所示是根据表7-6列出的RS触发器的驱动表。任任务一一制作改制作改进型型抢答器答器（4）状态转换图。状态转换图表示触发器从一个状态变化到另一个状态或保持原状不变时，对输入信号的要求。如图7-16所示，状态转换图可以由RS触发器的驱动表导出。图中，两个圆圈内标有1和0，表示触发器的两个状态。图7-16RS触发器的状态转换图任任务一一制作改制作改进型型抢

16、答器答器（5）波形图。触发器的功能也可以用输入输出波形图直观地表示出来，如图7-17所示为同步RS触发器的波形图。不同的RS触发器，其输出波形不同，这是由触发方式不同所决定的。图7-17同步RS触发器的波形图任任务一一制作改制作改进型型抢答器答器2）D触发器（1）特性表。D触发器的特性表如表7-8所示。表中对触发器的现态Qn和输入信号D的每种组合都列出了相应的次态Qn+1。任任务一一制作改制作改进型型抢答器答器（2）特性方程。根据表7-8,D触发器的特性方程为（3）驱动表。表7-9所示是根据表78列出的D触发器的驱动表。任任务一一制作改制作改进型型抢答器答器（4）状态转换图。图718所示是D触

17、发器的状态转换图，它可以由表7-9导出。（5）波形图。图7-19所示为维持阻塞D触发器的波形图。图7-18 D触发器的状态转换图 图7-19 维持-阻塞D触发器的波形图任任务一一制作改制作改进型型抢答器答器3）JK触发器（1）特性表。如表7-10所示为JK触发器的特性表。任任务一一制作改制作改进型型抢答器答器(2)特性方程。根据表7-10可画出JK触发器Qn+1的卡诺图，如图7-20所示。由此可得JK触发器的特性方程为图7-20 JK触发器Qn+1的卡诺图任任务一一制作改制作改进型型抢答器答器(3)驱动表。表7-11所示是根据表7-10列出的JK触发器的驱动表。(4)状态转换图。图7-21所示

18、是JK触发器的状态转换图，它可以由表7-11导出。图7-21 JK触发器的状态转换图任任务一一制作改制作改进型型抢答器答器(5)波形图。图7-22所示是边沿JK触发器的波形图。图7-22 边沿JK触发器的波形图任任务一一制作改制作改进型型抢答器答器4）T触发器 在某些应用中，需要对计数功能进行控制。当控制信号T=1时，每来一个CP(或CP)脉冲，它的状态翻转一次；而当T=0时，则不对CP(或CP)信号做出响应而保持状态不变。具备这种逻辑功能的触发器称为T触发器。(1)特性表。T触发器的特性表如表7-12所示。任任务一一制作改制作改进型型抢答器答器(2)特性方程。由表7-12可以写出T触发器的特

19、性方程为Qn+1=TQn+TQn(3)驱动表。表7-13所示是根据表7-12列出的T触发器的驱动表。(4)状态转换图。T触发器的状态转换图如图7-23所示。由此可知，T触发器的功能是：T=1时为计数状态，Qn+1Qn；T=0时为保持状态，Qn+1=Qn。任任务一一制作改制作改进型型抢答器答器(5)T触发器。当T触发器的输入控制端为T=1时，触发器每输入一个时钟脉冲CP，状态便翻转一次，这种状态的触发器称为T触发器。T触发器的特性方程为Qn+1Qn。T触发器的输入只有时钟信号，上升沿触发的T触发器的逻辑符号如图7-24所示。图7-25 所示为T触发器的波形图。任任务一一制作改制作改进型型抢答器答

20、器3.D触发器功能的转换1）D触发器构成JK触发器D触发器和JK触发器的特性方程为联立两式，得画出用D触发器转换成JK触发器的逻辑图，如图7-26（a）所示。图7-26 D触发器功能的转换任任务一一制作改制作改进型型抢答器答器2）D触发器构成T触发器D触发器和T触发器的特性方程为联立两式，得画出用D触发器转换成T触发器的逻辑图，如图7-26（b）所示。任任务一一制作改制作改进型型抢答器答器3）D触发器构成T触发器D触发器和T触发器的特性方程为联立两式，得画出用D触发器转换成T触发器的逻辑图，如图7-26（c）所示。任任务一一制作改制作改进型型抢答器答器u实践操作一、目的（1）初步了解触发器的基

21、本功能及特点。（2）熟悉具有接收、保持、输出功能电路的基本分析方法。（3）掌握触发器应用电路的分析方法。（4）建立时序逻辑电路的基本概念。二、设备与器件（1）设备：数字电路测试仪，直流稳压电源，万用表，逻辑笔。（2）器件：74LS00，双四输入与非门74LS20，按钮开关，指示灯，510 电阻，1 k电阻，导线若干。任任务一一制作改制作改进型型抢答器答器 改进型抢答器电路如图7-27所示，电路减少了一个输入端，且在每个输入端增加了两个与非门（图中的门4门9），该电路作为抢答信号的接收、保持和输出的基本电路。S为手动清零控制开关，S1S3为抢答按钮开关。图7-27改进型抢答器电路任任务一一制作改

22、制作改进型型抢答器答器制 作 改进型抢答 器改进型抢答器电路具有如下功能。（1）开关S作为总清零及允许抢答控制开关。当开关S按下时，抢答器电路清零，松开后则允许抢答。由抢答按钮开关S1S3实现抢答信号的输入。（2）若有抢答信号输入，即开关S1S3中的任何一个开关被按下，与之对应的指示灯被点亮。此时再按其他任何一个抢答开关均无效，指示灯仍“保持”第一个开关按下时所对应的状态不变。任任务一一制作改制作改进型型抢答器答器四、步骤与要求（1）用数字电路测试仪检测所用的集成电路。（2）按图7-27连接电路，先在电路板上插接好IC器件。（3）电路调试。（4）电路功能试验。按下总清零开关S后，所有指示灯灭。

23、按下S1S3中的任意一个开关（如S1），与之对应的指示灯(VD1)应被点亮，此时再按其他开关均无效。按总清零开关S，所有指示灯应熄灭。重复和步骤，依次检查各指示灯是否被点亮。任任务一一制作改制作改进型型抢答器答器分析电路，完成表7-14各项内容。任任务一一制作改制作改进型型抢答器答器（1）由双输入与非门构成的保持电路，其输出状态与哪些因素有关？试写出功能表。（2）若改成六路抢答器，电路将做哪些改动？（3）能否增加其他功能使该抢答器更实用？u思考思考题制 作 改进型抢答 器任任务一一制作改制作改进型型抢答器答器六、考核六、考核任任务一一制作改制作改进型型抢答器答器1.在图7-28（a）所示电路中

24、，已知输入信号ui的电压波形如图7-28(b)所示，试画出与之对应的输出电压uo的波形。触发器为维持阻塞结构，初始状态为Q=0。图7-28题1图u思考与思考与练习制 作 改进型抢答 器任任务一一制作改制作改进型型抢答器答器2.在图7-29（a）所示的主从JK触发器电路中，CP和A的电压波形如图7-29(b)所示，试画出Q端对应的电压波形。设触发器的初始状态为Q=0。图7-29 题2图任任务一一制作改制作改进型型抢答器答器3.图7-30所示为用维持-阻塞结构D触发器组成的脉冲分频电路，试画出在一系列CP信号作用下输出端Y对应的电压波形。假定触发器的初始状态均为Q=0。图7-30 题3图任任务一一

25、制作改制作改进型型抢答器答器4.试画出图7-31（a）所示电路在图7-31（b）所示CP、RD信号作用下，Q1、Q2、Q3的输出电压波形，并说明Q1、Q2、Q3输出信号的频率与CP信号频率之间的关系。图7-31题4图02 掌握时序逻辑电路的分析和设计方法；通过设计与制作数字电子钟，加深对时序逻辑电路的理解；具备设计与制作小型数字电路系统的能力。任任务二二设计与制作数字与制作数字电子子钟u任务目标任任务二二设计与制作数字与制作数字电子子钟设计与制作数字电子钟 引入：计数器是一种时序电路，它由触发器组成，结构简单。计数器在电路系统中除了用来记录脉冲的个数外，还可用于分频、定时、产生节拍脉冲、进行数

26、字运算、程序控制和逻辑控制等，应用非常广泛。计数器与前面学习的电路一样，是电子技术中一种基本功能电路，正是这些基本功能电路构成了复杂的电子电路系统。知知识链接接任任务二二设计与制作数字与制作数字电子子钟设计与制作数字电子钟一、时序逻辑电路的分析时序逻辑电路的种类很多，功能各异。只要掌握了时序逻辑电路的分析方法，就能比较方便地分析出电路的逻辑功能。时序逻辑电路的分析是根据给定的电路，写出它的方程，列出状态转换真值表，画出状态转换图和时序图，而后分析出它的功能。任任务二二设计与制作数字与制作数字电子子钟1.同步时序逻辑电路的分析方法 同步时序逻辑电路中，所有触发器都由同一个时钟脉冲信号CP来触发。

27、时钟脉冲只控制触发器的翻转时刻，并不控制触发器的翻转状态，所以，在分析同步时序逻辑电路时可以不考虑时钟条件。任任务二二设计与制作数字与制作数字电子子钟1）基本分析步骤（1）写方程。输出方程。输出方程即时序逻辑电路的输出逻辑表达式。驱动方程。驱动方程即各触发器输入端的逻辑表达式。状态方程。将驱动方程代入相应触发器的特性方程中，便得到该触发器的状态方程。任任务二二设计与制作数字与制作数字电子子钟（2）列状态转换真值表。将外输入信号和现态作为输入代入状态方程和输出方程中进行计算，求出相应的次态和输出。将次态和输出作为输入，列出状态转换真值表。如果现态的起始值已经给定，则从起始值开始计算。如果没有给定

28、起始值，则设定一个起始值依次进行计算。状态转换真值表的结构如表7-15所示。任任务二二设计与制作数字与制作数字电子子钟（3）逻辑功能的说明。根据状态转换真值表说明电路的逻辑功能。（4）画状态转换图和时序图。状态转换图是指电路由现态转换到次态的示意图。时序图是在时钟脉冲CP作用下，各触发器状态变化的波形图。任任务二二设计与制作数字与制作数字电子子钟设计与制作数字电子钟2.异步时序逻辑电路的分析方法 异步时序逻辑电路的分析方法和同步时序逻辑电路的分析方法基本相同，但由于在异步时序逻辑电路中，只有部分触发器由计数脉冲信号源CP触发，而其他触发器则由电路内部信号触发。任任务二二设计与制作数字与制作数字

29、电子子钟设计与制作数字电子钟二、寄存器 寄存器是存放数码、运算结果或指令的电路。移位寄存器不但可存放数码，而且在移位脉冲作用下，寄存器中的数码可根据需要向左或向右移位。寄存器和移位寄存器是数字系统和计算机中常见的基本逻辑器件。通常一个触发器可存储一位二进制代码，存储n位二进制代码需n个触发器。任任务二二设计与制作数字与制作数字电子子钟用以存放二进制代码的电路称为寄存器。如图7-38所示为由维持 阻塞D触发器组成的4位数码寄存器。图中，CR是置0输入端，D0D3是并行数码输入端，CP为时钟脉冲输入端，Q0Q3是并行数码输出端。当CR=0时,4个触发器同时被置0。在寄存器工作时要求CR为高电平。图

30、7-38 4位数码寄存器的逻辑图任任务二二设计与制作数字与制作数字电子子钟设计与制作数字电子钟1.移位寄存器 具有存放数码和使数码逐位右移或左移的电路称为移位寄存器，简称移存器。移位寄存器又分为单向移位寄存器和双向移位寄存器。任任务二二设计与制作数字与制作数字电子子钟1）单向移位寄存器图7-39(a)所示为由4个维持阻塞D触发器组成的4位右移位寄存器。这四个D触发器共用一个时钟脉冲信号，所以该电路为同步时序逻辑电路。数码由最左边的FF0的D1端串行输入。图7-39由4个维持-阻塞D触发器组成的单向移位寄存器任任务二二设计与制作数字与制作数字电子子钟同理，Q2=Q3=0，移位寄存器中的数码又依次

31、向右移动一位。这样，在4个移位脉冲的作用下，输入的4位串行数码1011全部存入寄存器中。右移位寄存器的状态表如表7=20所示。任任务二二设计与制作数字与制作数字电子子钟 图7-39(b)所示为由4个维持-阻塞D触发器组成4位左移位寄存器，其工作原理和右移位寄存器基本相同。其数码由最右边的FF3的D1端串行输入。每个触发器的输出作为其左边触发器的输入，则对应每一个CP上升沿，数据左移一位。任任务二二设计与制作数字与制作数字电子子钟2）双向移位寄存器 由单向移位寄存器的分析可知，右移位寄存器和左移位寄存器的电路结构基本相同。如果适当加入一些控制电路和控制信号，就可将右移位寄存器和左移位寄存器结合在

32、一起构成双向移位寄存器。图7-40所示为4位双向移位寄存器CT74LS194的逻辑图。图7-40 CT74LS194的逻辑图任任务二二设计与制作数字与制作数字电子子钟 CT74LS194的逻辑功能表如表7-21所示，由该表可知其功能如下。（1）异步置0功能。（2）保持功能。（3）同步并行送数功能。（4）右移串行送数功能。（5）左移串行送数功能。任任务二二设计与制作数字与制作数字电子子钟2.移位寄存器的应用1）环形计数器图7-41(a)所示为由移位寄存器组成的自启动环形计数器的逻辑图，该电路是同步时序逻辑电路，下面分析其逻辑功能。图7-41自启动环形计数器的逻辑图和工作波形任任务二二设计与制作数

33、字与制作数字电子子钟（1）写方程。驱动方程。状态方程。任任务二二设计与制作数字与制作数字电子子钟（2）列状态转换真值表。设环形计数器的初始状态为0000，代入状态方程中进行计算，可得表7-22所示的状态转换真值表。任任务二二设计与制作数字与制作数字电子子钟（3）逻辑功能说明。由状态转换真值表可知，4位环形计数器只有4个有效工作状态，即只能计4个数。由4个触发器组成的二进制计数器有16个不同的状态。因此，4位环形计数器有12个无效状态。（4）环形计数器的优缺点。环形计数器的优点是电路简单；缺点是电路状态利用率低，计n个数需n个触发器，不经济。任任务二二设计与制作数字与制作数字电子子钟2）扭环计数

34、器 图7-42(a)所示为自启动扭环计数器的逻辑图，其也是同步时序逻辑电路，下面分析其逻辑功能。图7-42 自启动扭环计数器的逻辑图和工作波形任任务二二设计与制作数字与制作数字电子子钟（1）写方程。驱动方程。状态方程。任任务二二设计与制作数字与制作数字电子子钟（2）列状态转换真值表。设扭环计数器的初始状态为0000，代入状态方程中进行计算，可得表7-23所示的状态转换真值表。任任务二二设计与制作数字与制作数字电子子钟（3）逻辑功能说明。由表7-23可知，4位扭环计数器只有8个有效工作状态，即能计8个数。（4）工作波形。图7-42(b)所示为扭环计数器在有效状态时的工作波形。（5）扭环计数器的优

35、缺点。扭环计数器的优点是每次状态变化只有一个触发器翻转，不存在竞争冒险现象，电路比较简单。任任务二二设计与制作数字与制作数字电子子钟三、计数器 用以统计输入计数脉冲CP个数的电路称为计数器。计数器主要由触发器组成，其输出通常为现态的函数。计数器累计输入脉冲的最大数目称为计数器的“模”，也是电路的有效状态数，用M表示，如M6计数器，即六进制计数器。任任务二二设计与制作数字与制作数字电子子钟1.计数器的分类计数器的种类很多，其主要分类如下。1）按计数进制分（1）二进制计数器。按二进制数运算规律进行计数的电路称为二进制计数器。（2）十进制计数器。按十进制数运算规律进行计数的电路称为十进制计数器。（3

36、）任意进制计数器。二进制计数器和十进制计数器之外的其他进制计数器统称为任意进制计数器，如五进制计数器、六十进制计数器等。任任务二二设计与制作数字与制作数字电子子钟2）按计数增减分（1）加法计数器。随着计数脉冲的输入做递增计数的电路称为加法计数器。（2）减法计数器。随着计数脉冲的输入做递减计数的电路称为减法计数器。（3）加/减计数器。在加/减控制信号作用下，可递增计数，也可递减计数的电路，称为加/减计数器，又称可逆计数器。也有特殊情况，不做加/减，其状态可在外触发控制下循环进行特殊跳转，状态转换图中构成封闭的计数环。任任务二二设计与制作数字与制作数字电子子钟3）按计数器中触发器翻转是否同步分（1

37、）异步计数器。计数脉冲只加到部分触发器的时钟脉冲输入端上，而其他触发器的触发信号则由电路内部提供，应翻转的触发器状态更新有先有后的计数器，称为异步计数器。（2）同步计数器。计数脉冲同时加到所有触发器的时钟信号输入端，使应翻转的触发器同时翻转的计数器，称为同步计数器。任任务二二设计与制作数字与制作数字电子子钟2.异步计数器1）异步二进制计数器（1）异步二进制加法计数器。图7-43(a)所示为由JK触发器组成4位异步二进制加法计数器的逻辑图，图中JK触发器都接成T触发器，用计数脉冲CP的下降沿触发。下面分析其工作原理。图7-43 由JK触发器组成4位异步二进制加法计数器的逻辑图和工作波形任任务二二

38、设计与制作数字与制作数字电子子钟 从工作原理的分析和状态转换顺序表可以看出，图7-43(a)所示电路为十六进制计数器。图7-43(b)所示为4位异步二进制加法计数器的工作波形，从该工作波形可以看出：输入的计数脉冲每经一级触发器，其周期增加一倍，即频率降低一半。一位二进制计数器就是一个2分频器，16进制计数器即是一个16分频器。任任务二二设计与制作数字与制作数字电子子钟（2）异步二进制减法计数器。二进制数的减法运算规则是：110，01不够，向相邻高位借1作2，这时可看成是（1）011。图7-44(a)所示为由JK触发器组成的4位二进制减法计数器的逻辑图。图7-44由JK触发器组成4位异步二进制减

39、法计数器的逻辑图和工作波形任任务二二设计与制作数字与制作数字电子子钟下面分析其工作原理。当输入第二个计数脉冲CP时，计数器的状态为Q3Q2Q1Q01110。当连续输入计数脉冲CP时，电路状态变化情况如表7-25所示。图7-44(b)所示为4位异步二进制减法计数器的工作波形。比较图7-43和图7-44可以发现，只要将二进制加法计数器中各触发器的输出由Q端改为 Q 端后，二进制加法计数器就变为减法计数器。任任务二二设计与制作数字与制作数字电子子钟2）异步十进制加法计数器 异步十进制加法计数器是在4位异步二进制加法计数器的基础上经过适当修改获得的。它跳过了10101111六个状态，利用自然二进制数的

40、前十个状态00001001实现十进制计数。其计数状态顺序表如表7-26所示。任任务二二设计与制作数字与制作数字电子子钟 图7-45(a)所示为由4个JK触发器组成的8421BCD码异步十进制加法计数器。图7-45(b)所示为该计数器的工作波形。图7-45 8421BCD码异步十进制加法计数器的逻辑图和工作波形任任务二二设计与制作数字与制作数字电子子钟3）集成异步计数器CT74LS290图7-46(a)所示为集成异步二-五-十进制计数器CT74LS290的结构框图。可以看出，CT74LS290由一个一位二进制计数器和一个五进制计数器两部分组成。图746(b)所示为CT74LS290的逻辑图。R0

41、A和R0B为置0输入端，为高电平时有效置0（即0000）；S9A和S9B为置9输入端，为高电平时有效置9（即1001）。表7-27为其功能表。任任务二二设计与制作数字与制作数字电子子钟（1）逻辑功能。异步置0功能。当R0AR0B=1,S9AS9B=0时，计数器置0，即Q3Q2Q1Q00000。此时计数器置0与时钟脉冲没有关系，因此是异步置0。异步置9功能。当S9AS9B=1，R0AR0B=0时，计数器置9，即Q3Q2Q1Q01001。此时计数器置9也与时钟脉冲没有关系，因此也是异步置0。计数功能。当S9AS9B=0，R0AR0B=0时，计数器处于工作状态，存在以下四种情况。任任务二二设计与制作

42、数字与制作数字电子子钟a.计数脉冲由CP0端输入，从Q0端输出时，构成一位二进制计数器。b.计数脉冲由CP1端输入，输出为Q3Q2Q1Q0时，构成异步五进制计数器。c.将Q0和CP1相连，计数脉冲由CP0输入，输出为Q3Q2Q1Q0时，构成8421BCD码异步十进制计数器。d.将Q3和CP0相连，计数脉冲由CP0输入，从高位到低位的输出为Q3Q2Q1Q0时，构成5421BCD码异步十进制加法计数器。图7-46CT74LS290的结构框图和逻辑图任任务二二设计与制作数字与制作数字电子子钟任任务二二设计与制作数字与制作数字电子子钟（2）利用反馈归零法获得N（任意正整数）进制计数器。集成计数器的置0

43、方式有异步和同步两种。异步置0与时钟脉冲CP没有关系，只要异步置0输入端出现置0信号，计数器立刻被置0。因此，利用异步置0输入端获得N进制计数器时，应在输入第N个计数脉冲CP后，通过控制电路产生一个置0信号加到异步置0输入端，使计数器置0，即实现了N进制计数。同步置0时，同步置0输入端获得置0信号后，只是为置0创造了条件，计数器并不能立刻置0，还需要输入一个计数脉冲CP。因此，利用同步置0输入端获得N进制计数器时，应在输入第N1个计数脉冲CP后，通过控制电路产生一个置0信号加到同步置0输入端，在输入第N个计数脉冲CP时计数器被置0，回到初始状态，从而实现N进制计数。任任务二二设计与制作数字与制

44、作数字电子子钟利用反馈归零法获得N进制计数器的方法如下。用S0，S1，S2，SN表示输入0，1，2，N个计数脉冲CP时计数器的状态。写出计数器状态的二进制代码。以构成十二进制计数器为例进行说明。当利用异步置0端获得十二进制计数器时，SNS121100；当利用同步置0端获得十二进制计数器时，SN1S121S111011。写出反馈归零函数。根据SN或SN1写置0端的逻辑表达式。若用CT74LS290（异步置0）构成十二进制计数器，用SN，则R0=Q3Q2=R0AR0B，可令R0A=Q3，R0BQ2。（3）画连线图。主要根据反馈归零函数画连线图。任任务二二设计与制作数字与制作数字电子子钟3.同步计数

45、器1）同步二进制计数器（1）同步二进制加法计数器。同步计数器中，所有触发器的CP端是相连的，CP的每一个触发沿都会使所有触发器状态更新，因此不能使用T触发器。图7-48所示为由JK触发器组成的4位同步二进制加法计数器，用下降沿触发。下面分析其工作原理。图7-48 由JK触发器组成的4位同步二进制加法计数器任任务二二设计与制作数字与制作数字电子子钟任任务二二设计与制作数字与制作数字电子子钟任任务二二设计与制作数字与制作数字电子子钟（3）集成同步二进制计数器CT74LS161。图7-49所示为集成同步二进制加法计数器CT74LS161的逻辑图。图中，LD为同步置数控制端，CR为异步置0控制端，CT

46、P和CTT为计数控制端。D0D3为并行数据输入端，Q0Q3为并行数据输出端，CO为进位输出端。图7-49 CT74LS161的逻辑图任任务二二设计与制作数字与制作数字电子子钟任任务二二设计与制作数字与制作数字电子子钟任任务二二设计与制作数字与制作数字电子子钟（4）利用反馈置数法获得N进制计数器。利用计数器的置数功能也可获得N进制计数器，这时应先将计数起始数据预先置入计数器。集成计数器的置数方式也有异步和同步两种。异步置数与时钟脉冲CP没有关系，只要异步置数控制端出现置数信号，并行数据便立刻被置入。因此，利用异步置数输入端获得N进制计数器时，应在输入第N个计数脉冲CP后，通过控制电路产生一个置数

47、信号加到异步置数输入端，使计数器返回到初始的预置数状态，即实现了N进制计数。同步置数时，同步置数输入端获得置数信号后，只是为置数创造了条件，还需要再输入一个计数脉冲CP，计数器才能将预置数置入。因此，利用同步置数输入端获得N进制计数器时，应在输入第N1个计数脉冲CP后，通过控制电路产生一个置数信号加到同步置数输入端，在输入第N个计数脉冲CP时计数器返回到初始的预置数状态，从而实现N进制计数。任任务二二设计与制作数字与制作数字电子子钟利用反馈置数法获得N进制计数器的方法如下。写出计数器状态的二进制代码。利用异步置数端获得N进制计数器时，写出SN 对应的二进制代码。利用同步置数端获得 N进制计数器

48、时，写出SN1 对应的二进制代码。写出反馈归零函数。根据SN或SN1写出置数端的逻辑表达式。画连线图。主要根据反馈置数函数画连线图。任任务二二设计与制作数字与制作数字电子子钟任任务二二设计与制作数字与制作数字电子子钟任任务四四设计与制作数字与制作数字电子子钟2）同步十进制计数器（1）8421BCD同步十进制加法计数器。如图7-52所示为由JK触发器组成的8421BCD同步十进制加法计数器的逻辑图，用下降沿触发。下面分析其工作原理。图7-52 8421BCD同步十进制加法计数器任任务二二设计与制作数字与制作数字电子子钟任任务二二设计与制作数字与制作数字电子子钟任任务二二设计与制作数字与制作数字电

49、子子钟（2）集成十进制同步加法计数器CT74LS160。如图7-53 所示为集成同步十进制加法计数器CT74LS160的逻辑图，其与CT74LS161基本相同。图中，LD为同步置数控制端，CR为异步置0控制端，CTP和CTT为计数控制端。D0D3为并行数据输入端，Q0Q3为并行数据输出端，CO为进位输出端。如表7-32所示为CT74LS160的功能表，其主要功能与CT74LS161基本相同，只是CT74LS160实现的是十进制计数。任任务二二设计与制作数字与制作数字电子子钟任任务二二设计与制作数字与制作数字电子子钟由表7-32可知CT74LS160的主要逻辑功能如下。异步置0功能。当CR=0时

50、，不管时钟脉冲和其他输入信号为何值，计数器被置0，即Q3Q2Q1Q00000。同步并行置数功能。当CR=1，LD=0时，在时钟脉冲CP上升沿的作用下，并行输入的数据d0d3被置入计数器，即Q3Q2Q1Q0d0d1d2d3。计数功能。当CR=LD=CTP=CTT=1时，CP端输入计数脉冲时，计数器按照8421BCD码的规律进行加法计数。保持功能。当CR=LD=1且CTP和CTT中有0时，则计数器保持原来的状态不变。任任务二二设计与制作数字与制作数字电子子钟（3）集成十进制同步加减计数器CT74LS190。图7-55所示为集成同步十进制加/减计数器CT74LS190的逻辑图。图中，LD为异步置数控