2023年位全加器实验报告.pdf

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1、四位全加器1 1 微 电 子 黄 跃。【实验目的】采用m od e 1 sim 集成开发环境，运 用 v erilo g 硬件描述语言中行为描述模式、结构描述模式或数据流描述模式设计四位进位加法器。【实验内容】加法器是数字系统中的基本逻辑器件。多位加法器的构成有两种方式:并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑,运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增长，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。实现多位二进制数相加的电路称为加法器,它能解决二进制中1+1=10的功能（当 然 尚

2、有 0+0、0+1、1+0）.【实验原理】全加器除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图 4 为全加器的方框图。图 5 全加器原理图。被 加 数 A-加 数 Bi从低位向本位进位C：,作为电路的输入,全加和Si与向高位的进位C,作为电路的输出。能实现全加运算功能的电路称为全加电路。全加器的逻辑功能真值表如表2 中所列。信号输入端信号输出端AiBjCiSic00000001100101001101表2全加器逻辑功能真值表10010101011100111111A i（被 加 效）小（加数）CM（低位向本位进位）全加器G（本位向高位进位）&（全加和）图4全加器方框图AB图5全加

3、器原理图多位全加器连接可以是逐位进位,也可以是超前进位。逐位进位也称串行进位,其逻辑电路简朴，但速度也较低。四位全加器如图9所示，四位全加器是由半加器和一位全加器组建而成：b J U图9 四位全加器原理图【实验环节】建立新工程项目：打开mo d els i m软件,进入集成开发环境，点击Fi 1 e f New p r o j e c t建立一个工程项目a d de r _ 4bit建立文本编辑文献：点击File-N e w在该项目下新建Ve r ilog源程序文献adder_ 4bit.v并且输入源程序。编译和仿真工程项目：在 verilog主页面下，选择Compil e Compile A

4、 ll或点击工具栏上的按钮启动编译,直到P r oj e c t 出现s tatu s栏全勾，即可进行仿真。选择simu l a t e -start simul a t e 或点击工具栏上的按钮开始仿真,在跳出来的 st a rt sim u 1 a t e 框中选择w o rk_ t est_adder_4b i t 测试模块，同时撤消E n a ble Optim i s i m前的勾，之后选择o k。在 sim-d e fault 框内右击选择 tes t _a d de r _4 b i t,选择 Ad d Wave,然后选择s i mulate-r u n-r u n a 1 1

5、,观测波形，得出结论，仿真结束。四位全加器1、原理图设计如图9所示，四位全加器是由半加器和一位全加器组建而成:图9四位全加器原理图【仿真和测试结果】下图为四位全加器的仿真图:图1 0仿真图【程序源代码】1位全加器程序代码如下：m o d u 1 e f _ a d d e r (a,b ,c i n,s u m,c o u t)；o u t p u t s u m,c o u t；i n p u t a,b,c i n;w i r e s i,c 1 ,c 2;x o r (s i,a,b);a n d(c l,a ,b);o r (s u m,s i,c i n )；a n d(c 2,s

6、1,c i n);x o r (c o u t,c 2,c l)；e n d m o d u l e四位全加器程序代码如下：m o d u l e a d d e r _ 4 b i t (s ,c o,a,b ,c i)；o u t p u t 3:0 s;o u t p u t c o；i n p u t 3:0 a,b;i n p u t c i；w i r e c i l,c i 2 ,c i 3；f a d d e r f 0(a 0 ,b 0 ,c i,s 0 ,c i l);o f _ a d d e r f l (a 1 ,b l ,c i 1 ,s 1 ,c i 2);o f

7、 _ a d d e r f 2(a 2 ,b 2 ,c i 2,s 2 ,c i 3)；o f _ a d d e r f 3 (a 3 ,b 3 ,c i 3,s 3 ,c o);E n d m o d u l e四位全加器测试程序代码如下：m o d u l e t e s t _ a d d e r _ 4 b i t;r e g 3 ：0 A,B ;re g C I；wire 3:0 S ;wi r e C O ;a d d e r_ 4 b it A 1(S,C O,A,B,C I);ini t i a 1b e g in$m onito r($tim e ,A 二%b,B =%b

8、 ,C I=%b,C O =%b,S=%b n,A,B,C I ,C O,S);e ndi niti a 1b e g i nA=4 d O;B=4 d O；C I =1,B O ;#5 A=4?d 3;B =4 ,d 4 ；#5 A=4，d 2;B =4 d 5;#5 A=4 d 9;B=4,d 9；#5 A=4 d l 0 ;B=4 d 1 5;#5 A=4 d l0；B=r d 5;C I=r b l;e n de nd mod ule【实验心得和体会】通过设计4位全加器，纯熟了原理图输入方法,学会使用V e r i 1。g语言输入方法，也能较灵活地使用mod le sim软件。由时序图可以看出实现了 4位全加器的功能，V e r i l o g 的程序设计是对的的，实验是成功的。