EDA技术与VHDL期末考试试卷2.pdf

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1、EDA技术与VHDL期末考试试卷2010年06月23日 星 期 三18:52-、单项选择题：（20分）1.IP核 在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为。D人.瘦田8.固IP C.胖IP D.都不是2.综合是EDA设计流程的关键步骤，在下面对综合的描述中，是错误的。DA.综合就是把抽象设计层次中的种表示转化成另一种表示的过程；B.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；D.综合可理解为一种映

2、射过程，并且这种映射关系是唯一的，即综合结果是唯一的。3.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是 屋。A.FPGA全称为复杂可编程逻辑器件；B.FPGA是基于乘积项结构的可编程逻辑器件；C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。4.进程中的信号赋值语句，其信号更新是_C oA.按顺序完成；B.比变量更快完成；C.在进程的最后完成；D.都不对。5.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述。BA.器件外部

3、特性；B.器件的内部功能；C.器件的综合约束；D.器件外部特性与内部功能。6.不完整的IF语句，其综合结果可实现 o AA.时序逻辑电路B.组合逻辑电路C.双向电路D.三态控制电路7.子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指 出 下 列 哪 些 方 法 是 面 积 优 化。B流水线设计资源共享逻辑优化串行化寄存器配平关键路径法A.0 B.C.D.8.下列标识符中，是不合法的标识符。BA.Stat eO B.9moon C.Not_Ack_0 D.signall9.关于VHDL中的数字，请找出以下数字中最大的一个：o AA.2#1111_1

4、110#B.8#276#C.10#170#D.16#E#E11 0.下列EDA软件中，哪一个不具有逻辑综合功能：o BA.Max+Plus IIB.ModeISmC.Quartus IID.Synplify第1页 共5页二、EDA名词解释，写出下列缩写的中文（或者英文）含义：（14分）1.LP M参数可定制宏模块库2.R T L寄存器传输级3.UAR T串 口（通用异步收发器）4.IS P在系统编程5.IE E E电子电气工程师协会6.A S IC专用集成电路7.LA B逻辑阵列块三、VHDL程序填空：（10分）LIBRARY IEEE;-8位分频器程序设计USE I EEESTD_LOGI

5、164.ALL;USE I EEESTD_LOGI JUNSIGNED.ALL;ENTITY PULSE ISPORT（CLK:IN STD_LOGIC;D:IN STD_LOGI JVECTOR（7 DOWNTO 0）;FOUT:0UTSTD_LO3IC）;END;ARCHITECTURE one OF PULSEISSIGNAL FULL:STD_LOGIC;BEGINP_REG:PROCESS CLK）VARIABLECNT8:STD_LOGQVECTOR（7 DOWNTO0）;BEGINIF CLKEVENT AND CLK=1 THENIFCNT8=11111111”THENCNT8

6、:=D;-当CNT8计数计满时，输入数据D被同步预置给计数器CNT8FULL=T;同时使溢出标志信号FULL输出为高电平ELSE CNT8:=CNT8+1;-否则继续作加1计数FULL=5-且输出溢出标志信号FULL为低电平END IF;END IF;END PROCESS P_REG;P_DIV:PROCESS FULL)VARIABLECNT2:STD_LCX3IC;BEGINIF FULL1 EVENT AND FULL=1 THENCNT2=NOT CNT2;-如果溢出标志信号FULL为高电平，D触发器输出取反IFCNT2=,1THENFOUT=T;ELSE FOUT=U;END IF

7、;END IF;END PROCESS P_DIV;END;四、VHDL程序改错：(10分)01 LIBRARY I EEE;02 USE I EEE.STD_LOGI 164.ALL;03 USE I EEESTD_LCX3I CLUNSIGNED.ALL;04 ENTITY LED7CNT IS05 PORT(CLR:IN STD_LOGIC;06 CLK:INSTD_LCX3IC;07 LED7S:OUT STD_LCX3I C_VECTOR(6 DOWNTO 0);08 END LED7CNT;09 ARCHITECTURE one OF LSD7CNT IS10 SIGNALTMP:

8、STD_LOGIC_VECTOR(3 DOWNTO 0);11 BEGIN12 CNT:PROCESS CLR,CLK)13 BEGIN14 IFCLR=1*THEN15TM P=0;16 ELSE IFCLK EVENT AND CLK=T THEN17TM P24 WHEN 0001=25 WHEN“0010”=26 WHEN”0011”=27 WHEN 0100=28 WHEN 0101=29 WHEN”0110”=30 WHEN 0111H=31 WHEN 1000=LED7S=*0111111;LED7S=0000110;LED7S=1011011”；LED7S=1001111;LE

9、D7S=n1100110;LED7S=M1101101;LED7S=1111101”；LED7S=0000111”;LED7S LED7S LED7S V);34 END CASE;35 END PROCESS;36 END one;在程序中存在两处错误，试指出，并说明理由：提示：在MAX+Plusll 10.2上编译H寸报出的第一条错误为：Erro匚Line 15:File*/led7cnt.vhd:Type error:type in waveform element must be“std_logic_vector”第1 5行，错误：整数0不能直接赋值给TMP矢量改正：TMP O);第1

10、 6行，错误：ELSE IF缺少一条对应的END IF语句改正：将ELSE I F改为关键字ELSIF第2页 共5页五、VHDL程序设计：(16分)设计一数据选择器MUX其系统模块图和功能表如下图所示。试采用下面三种方式中的两种来描述该数据选择器MUX的结构体。(a)用if语句。(b)用case语句。(c)用when else语句。Library ieee;Use ieee.std_logic_1164.all;Entity mymux isPort(sei:in std_logic_vector(1 downto 0);-选择信号输入Ain,Bin:in std_logic_vector(1

11、 downto 0);-数据输入Gout:out std_logic_vector(1 downto 0);End mymux;Architecture one of mymux isBeginProcess(sei,ain,bin)BeginIf sei=00 then cout=ain and bin;Bsif sei=01 then cout=ain xor bin;Ssif sei=10 then cout=not ain;Bse cout cx)ut cout cout cout=not bin;End case;End process;End two;Architecture th

12、ree of mymux isBeginCout=ain and bin when sei=00”elseAin xor bin when sei=01”elseNot ain when sei=10 else not bin;End three;六、根据原理图写出相应的VHDL程序：GO分)Library ieee;Use ieee.std_logic_1164.all;Entity mycir isPort(A,B,elk:in stdjogic;Qout:out stdjogic);End mycir;Architecture behave of mycir isSgnal ta,tb,tc;Begintc=ta nand tb;Process(elk)BeginIf elkevent and elk=41 thenla =A;Tb=B;End if;End process;Process(elk,tc)BeginIf elk=T thenQout=c;End if;End process;End behave;