数字电路与系统设计课后习题答案模板.pdf

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1、数字电路与系统设计课后习题答案()1 0=3 X 102+5x101+2x100+6x10-1()2=1X22+1X20+1X21+1X23()8=5X81+54X80+6X81()I6=1X162+3X161+10X160+4X161+15X162-1 7 的次序，列表填写出相应的二进制、八进制、十六进制数。解:略-11111111和 分别能够代表多少个数？解:分别代表28=256和21。=1024个数。将下列个数分别转换成十进制数：()2,(1750)8,(3E8)16解：()2=(1000)io(1750)8=(1000)io(3E8)16=(1000)io:(210)8,(136)io

2、,(88)16解:结果都为：(10001000)将下列个数分别转换成八进制数：(H1111)2,(63)io,(3F)16解:结果都为(77)8将 下 列 个 数 分 别 转 换 成 十 六 进 制 数:(11111111)2,(377)8，(255)io解:结果都为(FF)16转换下列各数，要求转换后保持原精度：解：。()io 小数点后至少取10位(0010 1011 0010)2421BCD=(11111100)2()余3循环BCD码=()2用下列代码表示(123)10,()2：解：(1)8421BCD 码：(123)10=(0001 0010 0011)8421BCD()2=()10=(

3、0001 0101)8421BCD(2)余 3 BCD 码(123)io=(0100 0101 0110)余 3BCD()2=()10=(0100 1000)余 3BCD已知 A=(1011010)2,B=(101111)2,C=(1010100)2,D=(110)2(1)按二进制运算规律求A+B,A-B,CxD,CvD,(2)将 A、B、C、D 转换成十进制数后，求A+B,A-B,CxD,C vD,并将结果与(1)进行比较。解：(1)A+B=(10001001)2=(137)ioA-B=(101011)2=(43)ioCxD=()2=(504)ioC+D=(1110)2=(14)io(2)A

4、+B=(90)io+(47)io=(137)ioA-B=(90)io-(47)io=(43)ioCxD=(84)iox(6)io=(504)ioCvD=(84)iov(6)io=(14)io两种算法结果相同。试用8421BCD码完成下列十进制数的运算。解：(1)5+8=(0101)8421BCD+(1000)8421BCD=1101+0110=(10110)8421BCD=13(2)9+8=(1001)8421BCD+(1000)8421BCD=10001+0110=(1 0111)8421BCD=17(3)58+27=(0101 1000)8421BCD+(0010 0111)8421BCD

5、=0111 1111+0110=(1000 0101)8421BCD=85(4)9-3=(1001)8421BCD-(0011)8421BCD=(0110)8421BCD=6(5)87-25=(1000 0111)84 2 1BCD-(0010 0101)8421BCD=(0110 0010)8421BCD=62(6)843-348=(1000 0100 0011)84 2 1BCD-(00110100 1000)8421BCD=0100 1111 1011-0110 0110=(0100 1001 0101)8 4 2 1BCD=495试导出1位余3BCD码加法运算的规则。解:1位余3BCD

6、码加法运算的规则加法结果为合法余3B C D码或非法余3BCD码时，应对结果减3修正 即减(0011)21;相加过程中，产生向高位的进位时，应对产生进位的代码进行“加3 3修正”即加(00110011)2 O有A、B、C三个输入信号，试列出下列问题的真值表，并写出最小项表达式Em()o(1)如果A、B、C 均为0 或其中一个信号为1 时。输出F=L 其余情况下F=0o(2)若 A、B、C 出现奇数个0 时输出为1,其余情况输出为O o(3)若 A、B、C 有两个或两个以上为1 时，输出为1,其余情况下，输出为0。解:Fi(A,B,C)=m(0,1,2,4)F2(A,B,C)=Em(0,3,5,

7、6)F3(A,B,C)=Em(3,5,6,7)试用裹螃证明下列等式：(1)A B+B C+A C=ABC+A B C(2)A B+BT+A C=AB BC AC证明：(1)A B CA B+B C+A C0 0 00 0 10 1 0Oi l1 0 01 0 1100000A B CABC+-A B C0 0 00 0 10 1 0Oi l1 0 01 0 1100000真值表相同，所以等式成立。(2)略1 1 01 1 1011 1 01 1 101对下列函数,说明对输入变量的哪些取值组合其输出为1?(1)F(A,B,C)=AB+BC+AC(2)F(A,B,C)=(A+B+C)(A+B+C)

8、(3)F(A,B,O=(AB+BC+A C)AC解:本题可用真值表、化成最小项表达式、卡诺图等多种方法求解。(1)F输 出1的取值组合为:011、101、110、111 O(2)F输 出1的取值组合为:001、010、011、100、101 110o(3)F输 出1的取值组合为:101。试直接写出下列各式的反演式和对偶式。(1)F(A,B,C,D,E)=(A B+C)D+E BF(A,B,C,D,E)=AB+C D+BC+D+CE+B+E(3)F(A,B,C)=A B+C AB C解:F=(A+B)C+D E+BF*=(A+B)C+D E+BF=(A+B)(C+D)(B+C)D (C+E)B

9、EF!=(A+B)(C+D)*(6+0 D(C+E)*B*E(3)F=(A+B)C+A+B+CF=(A+B)C+A+B+C用公式证明下列等式：(1)A C+A B+BC+A C D=A+BC(2)AB+AC+(B+C)D=AB+AC+D(3)BC D+B CD+ACD+AB C D+A BCD+B C D+BCD=BC+B C+BD(4)A B C+BC+BC D+A BD=A+B+C+D证明:略已知 ab+a b=a b,a b+ab二 aOb,证明:(1)abc=abc(2)a b8c=a b c证明:略(1)若 a b+a b=0 贝(J a x+b y=a x+b y(2)若 a b+

10、a b=c,贝!J a c+a c=b证明:略将下列函数展开成最小项之和：(1)F(ABC)=A+BC(2)F(ABD)=(B+C)D+(A+B)C(3)F(ABC)=A+B+C+A+B+C解：F(ABC)=,“3,4,5,6)(2)F(ABCD)二 机(1,3,5,6,7,9,13,14,15)(3)F(ABC)=L 40,2,6)，o解：(1)F(A B C)二口以0,1,2)(2)F(ABCD)=II(2,4,8,10,ll,12)(3)F(A BC)=TIM(1,3,4,5,7)试写出下列各函数表达式F 的市和F 的最小项表达式。(1)F=ABCD+ACD+B C D(2)F=A B+

11、AB+BC解：(1)F=L m(0,1,2,3,5,6,7,8,9,10,13,14)F=E m(l,2,5,6,7,8,9,10,12,13,14,15)(2)F=Lm(0,l,2,3,12,13)F=Em(2,3,12,13,14,15)(1)F=A+AB C+ABC+BC+B解:F=A+B(2)F=(A+B)(A+B+C)(A+C)(B+C+D)解:F=AB+AC F=AB+A B DENA、2/4(4)A Y o Y,Y,Y3EN A,2/4(3)0 0 0 0 即岔打?”OYo Y i Y2 Y3 Y4 Y5 Y6 Y7Y8 Y9 Y10 Y11 Y12 Y13 Y14 Y15试用7

12、4138设计一个多输出组合网络，它的输入是4位二进制码ABCD,输出为：R:ABCD是4的倍数。F2:ABCD 比2大。F3:ABCD在811之间。：ABCD不等于0。解:电路如下图所示：E2AE2BAoAi0 0 0-O234567-Y-Y7-Y-Y-Y-Y-Y13 87 4AB012I22AAAE-E-EA274138O1234567-Y-Y-Y-Y-Y-Y-Y-Y&试将八选一 M UX扩展为六十四选一 MUXo解:方法方法一电路图方法二:E NA?A 1A oD o -D,74151(1)YD2D3D4D5V方法二电路图试用74151实现下列函数:(l)F(AB,C,D)=w(l,2,4

13、,7)o解)电路图如下所示：(2)F(A,B,C)=A B+AB+C解:(3)F(A,B,C,D)=A BC+B CD+AC D解：1ABC00D001DDFENA2A,A oD o _Di 74151 YU2D 3D4D sD e(4)尸(A,5c Z)=Z，(0,3,l 2,13,14)+2 (7,8)。解：令A=A2、B=A1、C=Ao 贝!J:Do=D7=D,Di=D,D6=1,Dz=D3=D4=Ds=Oo相应的电路图如下图所示：-cENA 0A 1A 2D0n1 11 74151 YFD3D 4D 5D 6DD 7(5)F(A,S,C,D,E)=AB CD+ABCE+B C DE解:

14、电路图略。用於74153实现下列函数:F(A 氏 C,D)=2 瑁,2,4,7,15 卜解:电路图如下：C D(2)F(A,B,C)=2“(1,2,4,7)ENA弋-74153 vD o 2 YD iD2ABc-c-cc，构成25位数据比较器。B24 B23B22B21A3A2A1A0miB3B2B1B0D(A B),(A=B)1(A B),t n(A B)(A B),(AA=BB),S7485(A=B),7485卫(A=B),7485(A 二=lOOl 时，须加 0110 修正项进行调整，计算结果为C4c3c2C1C。A.AOB3B2B.B用 7 4 2 8 3 将 8 4 2 1 B C

15、D 码转换为余3 B C D 码。解:电路图如右所示：A张A吧 SoA更AS S 1Cl 74283s 2涉3CCCD用 7 4 2 8 3 将 8 4 2 1 B C D 码转换为5 4 2 1 B C D 码。解：5 4 2一BCDA篁A纪SoA因A8SICI74283S2BoB|S3B2COB3=-o设A=A3A2A1AO,B=B3B2B1Bo是两个大数输出-_1Y2Y”4Y一ENo1oIol o lDDDDDDDD11223344-Ogi-2 2 3 3B A B A B A B AAoA17485A2FABA3()-1_(AB)j(A=B)jFA=B(AB)iBo-B0Bl-BFAC

16、P 74194 MiDSR DSLDo Di D2 D3串 行 输 乙1Q oQ；Q2Q；Q；QsQ6Q；Q sM oM|下一操作清。00000000011准备送数CP|tD o0111111110准备右移CP2 tD；Do011111110准备右移CP3 tD；D；D o01111110准备右移CP4 tD；D；D o0111110准备右移CP5 tD；D；D；D；011110准备右移CP6 tD；D；D；D；D；D o 01110准备右移CP7 tD；D；*0110准备右移CP8 tD；D；D；D；D；D 011准备送数2）用2片74194和 一 个D触发器状态转移表同上。分串行码的转换电

17、路D,O Di n2 D3状态转移表:Q o*Qi*Q2*Q3，Q/Q5f Q6 Q7，Q8M 0M 1操作启动 11准备并入,画出状态转移图并说明有无自启动性。解:激励方程:略状态方程:略CP1T0 D O*DP D2 D3D4 D5 D6 D71 0 准备右移CP2T1 0 DO DI D2D3*D4*D5*D6f1 0 准备右移CP3t1 1 0 DO1 DI,D21 D3*D4，D5,1 0 准备右移CP4T1 1 1 0 D O 1DI*D2 D3f D411 0 准备右移CP5t11110DO1 DI*D2，D3,1 0 准备右移CP6t111110 DO1 D I1 D2110准

18、备右移CP7t111111 0 DO D I,10准备右移CP8T11111110 DO11准备并入状态转移表:序号Q3 Q2Q 10123450 0 00 0 10 1 00 1 110 01 0 1偏离状态1119000状态转移图该电路具有自启动性。,试分析该电路，作出X=0和 X=1时的状态转移表。ffi P6.7解：Xnnn0n0加1Qi加4Q 3加10加10Z000001111101111111000111011010011011100001100101100101110100010101001001001100000100001110001110110000110010100010

19、10100000100001100001100100000100001000001000011000000010100010010010010001101001101000101000101010101011001011001110101111000011000100101100110100110101011011011110001110011010111011110011110111111111100000,画出其全状态转移图并说明能否自启动。解：状态转移图:CQTL)CO O L)有效循环/CHQ S92作反馈端。解：（1）(2)Q0 Q3 Q2 Q 74 90Roi R()2 S9 1

20、S92图 P6.27解:Mi=6,M2=8 电路的模长应为6 和 8 的最小公倍数2 4,即M=24。o图 R6.28解:M i=7,M2=8 电路的模长应为7 和 8的最小公倍数5 6,即M=5 6。、并入一串出8 位移存器7 4 16 5 的逻辑符号。试用7 4 16 5 设计一个并行一串行转换电路，它连续不断地将并行输入的8 位数据转换成串行输出，即当一组数据串行输出完毕时，立即装入一组新的数据。所用器件不线，试设计出完整的电路。SHJFT/LOAD74165CLXINHIBJT Q,CLKDo Di Di D3 D4 D,D?S审行输出图 116.29解:I M I IZ串 行 输ti

21、,试写出其编码表及模长并说明理由。Q 3 Q 2Q 1 Q 0000000001000011110001100110010101010M=10,因为反馈状态为1100,在 8421BCD码中不会出现。所以模长仍为10o现用信号为/!=100HZ的矩形波，试用两块7490将该信号变换成角=2Hz的方波。解：Mi=5(8421BCD)M2=10(5421BCD)试用一片7490和一个JKFF构成M=12的分频电路。并要求该电路的第一状态为0001。解：在上题中，若要求其输出为8421BCD译码显示时，即计数状态为01,0 2,，11,12编码。试再用一片7490和一个JKFF实现电路。解：O&fl

22、 fl Fl解用 DFF设计移位型序列信号发生器，要求产生的序列信号为(1)11110000.(2).O解：(1)电路图为：(2)试用D F F 设计一个序列信号发生器。使该电路产生序列信号1110100.o解：试用JKFF设计循环长度M=12 的序列信号发生器。解:该题要求设计一个已知序列长度的序列信号发生器，能够用修改最长线性序列的方法得到CI,试写出其编码表及模长。图 R5.38解:状态编码表为：（其 中 Q（/为第二个74194的Qo）序启动123456789Qo Qi Q2Q 3 Q。01111100000011111000000111110000001111100000011111

23、0000011111Z因此M=10。oUY 74151 o-0-Q3-007小D.M办以口画a1A17A4YAr 0 0-Q-Q。一 Qo o-iCP图 P6.40图 P6.39 a解：F处的序列为:。O解:F处的序列信号为:。os图 H5.41解：。0处的序列信号为：01。用 74194设计序列信号发生器产生序列信号:(1)1110010,.；(2)101101,.o解：(1)1d五 二7 4 1 9 47 4 1 9 4 C R 1 1 1 1 (2)电路图试用74161、74151及少量与非门实现如下功能:当s=o时,产生序列lonoio；当 s=i时,产生序列HlOlOOo解:7 4

24、1 6 1、74151及若干与非门设计一电路同时输出两个不同的序列信号:Zk和Z2=o（不另加控制信号）解：设计一个小汽车尾灯控制电路。小汽车左、右两侧各有3 个尾灯，要求：（1）左转弯时，在左转弯开关控制，；（2）右转弯时，在右转弯开关控制,；（3）左、右两个开关都作用时，两侧的灯做同样的周期地亮与灭；（4）在制动开关（制动器）作用时，6 个尾灯同时亮。若在转弯情况下制动，则3个转向尾灯正常动作，另一侧3个尾灯则均亮。A DC工解:电路图如下:，试作出QB,Q C,如，。”的波形。CP解:Q。Q&Q3T213CRTI12 3 4图 P6.45Qcc在ROM中，什么是“字数”，什么是“位数”？

25、如何标注存储器的容量？解:地址译码器的输出线称作字线，字数表示字线的个数；存储矩阵的输出线称作位线（数据线）。位数表示位线的个数。字线和位线的每个交叉占处有一个存储单元。因此存储容量用“字数X位数”表示。固定 ROM、PROM EPROM E2PROM Z间有何异同？解:固定 ROM、PROM、EPROM、E2PROM都是只读存储器,它们的工作原理和结构相同,都是由地址译码器、存储矩阵和输出电路构成,当地址译码器选中某一个字后，该字的若干位同时由输出电路输出，存储矩阵由M 个字、每个字N 位的存储单元构成。它们的不同之处在于存储单元的写入和擦除方式不同。固定ROM出厂时结构数据已经固定，用户不

26、能更改，适于存储大批量生产的程序和数据，常被集成到微控制器中作为程序存储器；PROM可由用户写入数据，但只能一次性写入，之后不能更改。适于存储中、小批量生产的程序和数据；EPROM数据可通过紫外线擦除，重新写入。可擦除数百次，写入一个字节需50ms。适用于开发研制阶段存储数据和程序，并可经常修改；E2PROM数据可通过电擦除，因此在工作时间可随时擦写。可擦除数 10-1000万次，写入一个字节需20mso适合于信息量不大，经常要改写，掉电后仍保存的场合。试用ROM阵列图实现下列一组多输出逻辑函数Fi(A,B,C)=AB+A B+BC 1-1，b d ，q，I1irr.x-J Ut 4r 5(、

27、k ，r L JI!1 JL J*I i1 J1 i A_f；*m*卜 i)f i 11 4;4L JjI 2【iC -G3Gi邑（1）的阵列图G3_G3G2_G2G1一G1Go一Go（2）的阵列图ROM和 RAM的主要区别是什么?它们各适用于那些场合？答:主要区别是ROM工作时只能读出，不能写入，但断电以后所存数据不会丢失；R A M工作时能对位读写，但掉电以后数据丢失。ROM适用于存放固定信息；RAM适用于存放暂存信息。有容量为 256 X 4,64K X 1,1M X 8,128K X16为的ROM,试分别回答：(1)这些ROM有多少个基本存储单元？(2)这 些R O M每次访问几个基本

28、存储单元？(3)这些ROM个有多少个地址线？答：分别有1024个,1024 X 64个,1MX 8,128K xi6 个(2)分别为4个,1个,8个,16个(3)分别有2,16,20,17条地址线2114RAM(1024X4 位)的存储器为 64X64矩阵，它的地址输入线，行地址输入线，列地址输入线，输入/输出线各是多少条?每条列选择输出线同时接几位？答:地址输入线10条；行地址输入线6条；列地址输入线4 条；输入输出线4 条；每条列选输出线同时接四位。试用5 位扩展方法将两片256X4位的RAM组成一个256X8的R A M,画出电路图。用 2114构成2K X 8 的静态存储器,画出逻辑图

29、()、RAM 的区别。串行存储器根据不同可分为哪几种形式？根据移位寄存器采用的类型不同又分为哪几种？答：（1）SAM工作时既可读出又可写入，这一点相当于RAM 而不同于R O M,但 RAM可对位读写，而 SAM 中数据是按次序串行写入或读出，读写时间较长，但是是非破坏性读写。（2）按结构分类可分为:先进先出、先进后出。（3）可分为MOS移位寄存器型SAM和 CCD移位寄存器型SAMoPLD器件有哪几种分类方法?按不同的方法划分 PLD器件分别有哪几种类型？解:PLD器件通常有两种分类方法:按集成度分类和按编程方法分类。按集成度分类，PLD器件可分为低密度可编程逻辑器件（LDPLD）和高密度可

30、编程逻辑器件（HDPLD）两种。具体分类如下：r PROMPLAr LDPLD PALPLD PT9相加，从相应的芯片引脚输出，从而实现函数OXilinx公司LCA系列的FPGA由哪几种逻辑单元组成?这些逻辑单元分别起什么作用？解:Xilinx公司LCA系列的FPGA由可编程逻辑模块（CLB）、可编程I/O模 块（IOB）、可编程互连资源（IR）和静态存储器（SRAM）4 种逻辑单元组成。CLB用来实现规模不大的组合或时序逻辑电路；IOB用来连接内部逻辑电路与芯片外部引出脚;IR用来连接CLB与 CLB,CLB与 IOB,实现复杂的逻辑功能；SRAM存放编程数据。X C 系列的CLB的组合逻辑

31、电路的输入线和输出线各有几根?能够实现什么样的逻辑函数?解:X C 系列的CLB的组合逻辑电路有4 个输入 线（A、B、C、D）和 2 个输出线（X、Y）o能够实现4 变量组合逻辑函数、或两个3 变量的组合逻辑函数、或含有A、B、C、D、Q 五个变量的组合逻辑函数。X C 系列的IOB能够配置为哪几种IO形式?解:X C 系列的IOB能够配置为5 种 IO 形式:组合输入、寄存器输入、组合输出、带三态控制的输出缓冲、双向I/O。X C 系列的IR 有哪几种形式?分别起什么作用？解:X C 系列的IR 可分为三类:金属线、开关矩阵和可编程连接点。金属线又可分为通用互连、直接互连和长线三种，金属线

32、是连接各模块的通道，形成由多个CLB、IOB组成的电路；开关矩阵、可编程连接点都为可编程开关，用来连接各金属线段。ispLSI器件在结构上分为几个部分？解:ispLSI器件在结构上分为5 个部分:通用逻辑 模 块（GLB）、集总布线区（GRP）、输出布线 区（ORP）、输入/输出单元（IOC）和时钟分配网络。ispLSI 1000系列的GLB分几个部分?各有什么功能？解:ispLSI 1000系列的GLB分为4 个部分:与阵列、乘积项共享阵列、4 输出逻辑宏单元和控制逻辑。与阵列:形成2 0 个乘积项。乘积项共享阵列:允许GLB的 4 个输出共享来自与阵列的20个乘积项。4 输出逻辑宏单元:用

33、于实现组合输出或时序输出。控制逻辑:用于产生时钟信号、复位信号、输出使能信号。ispLSI器件中乘积项有多种用途，请列出ispLSI 1000系列20个乘积项的功能。解:乘积项0,4,8,13可作为异或门的输入，或作为或门的输入,或直接作为触发器的输入。乘积项12,17,18,19可不加入相应的或n,乘积项12用作乘积项时钟或复位信号，乘积 项19可用作复位信号或输出使能信号。其余乘积项作或门的输入。?与其它HDL语言相比，用VHDL语言设计电子线路有什么优点？解:能够描述硬件电路的功能，信号连接关系及定时关系的一种语言，称为硬件描述语言。和其它HDL语言相比,VHDL语言的优点如下：1.易于

34、共享和交流。易 于 将VHDL代码在不向的工作平台（如工作站和PC机）和开发工具之间交换。2.设计结果与工艺无关。设计者能够专心致力于其功能，即需求规范的实现，而不需要对不影响功能的与工艺有关的因素花费过多的时间和精力。3.设计方法灵活、支持广泛。VHDL语言能够支持自上而下（Top Down）和基于库（Librai*y-Based）的设计方法，支持同步电路、异步电路、FPGA以及其它随机电路的设计。4.系统硬件描述能力强。VHDL语言具有多层次描述系统硬件功能的能力，能够从系统的数学模型直至门级电路。另外，高层次的行为描述能够与低层次的RTL描述和结构描述混合使用。试简述用VHDL语言设计电

35、子线路的一般流程。解:所谓用VHDL设计是指由设计者编写代码,然后用模拟器验证其功能，再把这些代码综合成一个与工艺无关的网络表，即翻译成由门和触发器等基本逻辑元件组成的原理图（门级电路），最后完成硬件设计。，分 5 步进行。系统分析和划分V行为级描述i行为级仿真RTL级描述RTL级仿真*综合成门级电路V门级电路仿真*输出门级网表V电路物理实现VHDL的一般设计流程第1步:系统分析和划分。第2步:行为级描述和仿真。第3步:RTL级描述和仿真。第4步:逻辑综合。第5步:电路物理实现。VHDL语言由几个设计单元组成?分别是什么?哪些部分是能够单独编译的源设计单元？解:V H D L语 言 由 实 体

36、(entity)结构体(architecture)配 置(configuration)包集合(package)和 库(library)5 个部分组成。前 4 种是可分别编译的源设计单元。对下面的功能写一个实体(component_a)和一个结构体(rtl)d_out =(a_in and b_in)and c_in;类型指定为stdjogico解:entity component_a isport(a_in,b_in,c_in:in stdjogic;d_out:out std_logic);endcomponent_a;实体 architecture rtl ofcomponent_a is

37、begind_out=(a_in and b_in)andc_in;end r t l;结构体一个程序包由哪两部分组成?包体通常包含哪些内容？解:一个程序包由下面两部分组成:包头部分和包体部分。包体(body)由包头中指定的函数和过程的程序体组成，描述包头中所说明的子程序(即函数和过程)的行为，包体能够与元件的一个architecture 类比。数据类型b it在哪个库中定义?哪个（哪些）库和程序包总是可见的？解:数据类型b it在标准库std 中定义。VHDL标准中规定工作库work、标准库std及 std库中的standard程序包总是可见的。VHDL语言中，3 类数据对象一一常数、变量、

38、信号的实际物理含义是什么？解:常数是一个恒定不变的值，在数字电路设计中常用来表示电源和地等。变量是一个局部量，用来暂时保存信息，与硬件之间没有对应关系。信号是电子电路内部硬件连接的抽象，是一个全局量，它对应地代表物理设计中的某一条硬件连接线。变量和信号在描述和使用时有哪些主要区别?解:变量只能在进程（process）和子程序（包括函 数（function）和 过 程（procedure）两种）中说明和使用；是一个局部量，不能将信息带出对它做出定义的当前设计单元；用来暂时保存信息，与硬件之间没有对应关系；对变量的赋值是立即生效的，不存在任何的延时行为；赋值符号为“:信号只能在V H D L的并行

39、部分说明，在顺序部分和并行部分都能够使用；是一个全局量，用来进行进程之间的通信；是电子电路内部硬件连接的抽象，它对应地代表物理设计中的某一条硬件连接线；对信号的赋值不是立即进行的，即需要经过一段延时，信号才能得到新值,明显地体现了硬件系统的特征；赋值符号为“v二”。bit和 stdjogic两种数据类型有什么区别？解：数 据 类 型b i t只 有 两 种 取 值 0 和P ；数据类型s tdog ic有9种取值，分别是 ，X ,O ,1 ,Z ,L ,其中，U X -0-1-Z W -7 -H -Uninitia l ize d （未定）F orc ing Unk nown（强未知）F or

40、c ing 0 （强 0）F orc ing 1 （强 1）H ig hW e a kW e a kW e a kI mpe d a nc e （高阻）Unk nown（弱未知）0 （弱 0）1 （弱 1）-D on,t c a re （无关，即不可能情况）V H DL 语言中，以下3 个表达式是否等效?为什么？a =not b a nd （c ord）;a =not b a nd c or d;a temp_outtemp_outtemp_outtemp_outtemp_outtemp_out temp_out temp_outtemp_outtemp_outv=1111”；when“101

41、0”=temp_out temp_out temp_out temp_out temp_out temp_out temp_out=11H;end case;elsetemp_out=1111;end if;y=temp_out;end process;end rtl;设计一个元件,，该元件具有下面的行为:seiq00a nand b01a or b10a nor ba(l:0)b(l:0)componentq(10)11a and bsel(1:0)others“XX”用 i f 语句。用 case语句。(3)用 when else 语句。用 i f 语句。library ieee;use;

42、entity component_1_if isport(a,b,sel:in std_l o g i c_vect o r(1downto 0);q:out std_logic_vector(1 downto0)；end component_1_if;architecture component_1_if_rtl ofcomponent_1_if isbeginprocess(a,b,sel)beginif(sel=OO)then q=a nand b;elsif(sel=01)then q=a or b;elsif(sel=10)then q=a nor b;elsif(sel=11)th

43、en q=a and b;elseq=XX;end if;end process;end component_1 _if_rtl;(2)用 case语句。略(3)用 when else语句。略试述系统算法流程图和A S M图的相同和相异处，它们之间的关系如何？解:相同点:它们都是描述数字系统功能最普通且常用的工具。都是用约定的几何图形、指向线（箭头线）和简练的文字说明来描述系统的基本工作过程，即描述系统的工作流程。不同点:算法流程图是一种事件驱动的流程图，只表示事件发生的先后，与系统时序无关。而A S M图已具体为时钟C P 驱动的流程图，能表示事件的精确时间间隔序列。算法流程图的传输框可能对

44、应A S M图中的一个或几个状态框,即控制器的状态。关系:能够由算法流程图推导A S M图，关键是决定算法流程图的传输框应该转化成A S M图的状态框还是条件框，以及何时应该根据时序关系增加状态框。转换原则有3条：原则1:在 A S M图的起始点应安排一个状态框。原则2:必须用状态框分开不能在同一时钟周期完成的寄存器操作。原则3:如果判断框中的转移条件受前一个寄存器操作的影响，应在它们之间安排一个状态框。在 Ti状态下，如果控制输入Y 和 Z 分别等于1 和 0,系统实现条件操作:寄存器增 1，并转换到状态T2。试按上述条件画出一个部分A S M图。00y试分别画出满足下列状态转换要求的数字系

45、统的ASM图：(1)如果X=0,控制器从状态“变到状态T2；如果X=L产生一个条件操作.并从状态Ti变到状态T2O(2)如果X=l,控制器从状态Ti变到状态T 2,然后变到状态T3；如果X=0,控制器从状态Ti变到状态T3O(3)在 T i状态下，若 X Y=00,变到状态T1；若 X Y=0L变到状态T3；若 X Y=10,变到状态T i；否则变到状T 4。(2)(3)略O试用每态一个触发器的方法实现系统控制器。题图解:略,它有四个状态和两个输入端。请完成下列问题试画出等效的ASM图(状态框是空的)；(2)用数据选择器和译码器实现控制器。控制器的状态转移图解：(1)(2)略设计一个数字系统,

46、它有3 个四位寄存器A、B 和 C,并实现下列操作：启动信号出现,传送两个二进制数给A 和B；如果A B,右移B 的内容，结果传送给C；(4)如果A=B,将数传给C。解:略,写出控制器状态转移图，画出控制器电路。解：X1X2X3X4/Z1Z2Z3控制器电路图略。,请画出简化后的ASM图。解:简化后的ASM图为:某系统ASM图的部分VHDL描述如下，请补全该程序，并画出该系统的ASM图。e n tity state_machine isp o r t(x,clock:in bit;z:o u t bit);end e n tity state_machine;a rc liite c tu re

47、 behaviour o f state_machine istype state_type i s (SO,SI,S2,S3);s ig n a l state,next_state：state_type;-synchronization statements go herecom：p ro c e ss(state,X)i sb e g incase state iswhen SO=Z v=O;i f X 01 thennext_state=SO；e ls enext_state Z=1;i f X=0 thennext_state=SO；e ls enext_state Z =。；i f

48、 X=O thennext_state=S2;e ls enext_state Z v=O;I f X=0 t.hennext_state v=S3;e ls enextstate SI;end i f;end c a s e；end p ro c e ss com;end a rc h ite c tu re behaviour;解:增加程序如下：seq:p r o c e s s (clock,reset)i sb e g ini f reset=11 th enstate=SO;e l s i f rising_edge(clock)th e nstate next_state;end

49、i f;end p r o c e s s seq;该系统的ASM图:1某系统实现序列检测，有两输入序列A 和 B,当两序列对出现A=1且 B=l,A=1且 B=0或A=0且 B=0时，输出Z=L 否则输出0。根据上述要求写出含有两个进程(Process)的VHDL程序。解:entity s t a t e _ m a c h i n e isport(a r b,c l o c k,r e s e t :In b i t.;z :out b i t)；end entity s t a t e _ m a c h i n e；architecture o n e of s t a t e _

50、m a c h i n e istype s t a t e _ t y p e i s (S O,S I,S 2);signal s t a t e#n e x t _ s t a t e ：s t a t e _ n y p e；s e q:process(c l o c k,r e s e t s)Isbeginif r e s e t =1 thens t a t e =S O;elsif r i s i n g _ e d g e(c l o c k)thens t a t e -n e x t _ s t a t e;end if；end process s e q；c o m:p