multisim数电仿真半加器和全加器.pdf

《multisim数电仿真半加器和全加器.pdf》由会员分享，可在线阅读，更多相关《multisim数电仿真半加器和全加器.pdf（15页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、(Multi半加sim 数电仿真)和全加器器实验实验 3.53.5 半加器和全加器半加器和全加器一、实验目的：一、实验目的：1学会用电子仿真软件 Multisim7 进行半加器和全加器仿真实验。2学会用逻辑分析仪观察全加器波形：3分析二进制数的运算规律。4.掌握组合电路的分析和设计方法。5验证全加器的逻辑功能。二、实验准备：二、实验准备：组合电路的分析方法是根据所给的逻辑电路，写出其输入与输出之间的逻辑关系(逻辑函数表达式或真值表)，从而评定该电路的逻辑功能的方法。一般是首先对给定的逻辑电路，按逻辑门的连接方法，逐一写出相应的逻辑表达式，然后写出输出函数表达式，这样写出的逻辑函数表达式可能不是

2、最简的，所以还应该利用逻辑代数的公式或者卡诺图进行简化。再根据逻辑函数表达式写出它的真值表，最后根据真值表分析出函数的逻辑功能。例WWX XY Y&如：要分&析如图&3.5.1D DA AB BC C仅供学习与交流，如有侵权请联系网站删除谢谢2所示电路的逻辑功能。图 3.5.11.写输出函数 Y的逻辑表达式：W AAB ABB.3.5.1X WWC WCC.3.5.2Y X XD XDD.3.5.32.进行化简：W AAB ABB AB AB.3.5.4X WC WC ABC ABC ABC ABC.3.5.5Y XD XD ABCD ABCD ABCD ABCD ABCD ABCD ABCD

3、 ABCD.3.5.63.列真值表：表 3.5.1：仅供学习与交流，如有侵权请联系网站删除谢谢3A B C D0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 14.功能说明：Y0110100110010110逻辑图是一个检奇电路。输入变量的取值中，有奇数个 1 则有输出，否则无输出。组合电路的设计目的就是根据实际的逻辑问题，通过写出它的真值表和逻辑函数表达式，最终找到实现这个逻辑电路的器件,将它们组成最简单的逻辑电路。例如

4、：设计半加器逻辑电路。1.进行逻辑抽象：如果不考虑的来自低位的进位将两个 1位二进制数相加，称为半加。设A、B是两个加数，S是它们的和，Ci是向高位的进位。则根据二进制数相加的规律，可以写出它们的真值表如表 3.5.2所示。表 3.5.2：仅供学习与交流，如有侵权请联系网站删除谢谢4输入AB0 00 11 01 12.写出逻辑函数式：输出SCi0 01 01 00 1S AB AB A B.3.5.7Ci AB3.选定器件的类型：可选异或门来实现半加和；可选两片与非门(或一片与门)实现向高位的进位。如图 3.5.2 所示。图 3.5.2三、计算机仿真实验内容：三、计算机仿真实验内容：1.测试用

5、异或门、与门组成的半加器的逻辑功能：(1).按照图 3.5.3 所示，从电子仿真软件 Multisim7 基本界面左侧左列真实元件工具条中调出所需元件：其中，异或门 74LS86N从“TTL”库中调出；与门A AB B=1=1S S&C Ci i&仅供学习与交流，如有侵权请联系网站删除谢谢54081BD_5V从“CMOS”库中调出。指示灯从电子仿真软件 Multisim7 基本界面左侧右列虚拟元件库中调出，X1选红灯；X2选蓝灯。图 3.5.3(2).打开仿真开关，根据表 3.5.3改变输入数据进行实验，并将结果填入表内。表 3.5.3：输入AB0 00 11 01 12.测试全加器的逻辑功能

6、：输出SCi仅供学习与交流，如有侵权请联系网站删除谢谢6(1).从电子仿真软件 Multisim7 基本界面左侧左列真实元件工具条中“CMOS”库中调出或门4071BD_5V、与门 4081BD_5V；从“TTL”库中调出异或门 74LS86D，组成仿真电路如图 3.5.4 所示。图 3.5.4(2).打开仿真开关，根据表 3.5.4输入情况实验，并将结果填入表内。表 3.5.4：仅供学习与交流，如有侵权请联系网站删除谢谢7输入ABCi 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1输出SCi3.用逻辑分析仪观察全加器波形：(1).先关闭仿真开关，在图 3.

7、5.4中删除除集成电路以外的其它元件。(2).点击电仿真软件 Multisim7 基本界面右侧虚拟仪器工具条中的“WordGenerator”按钮，如图 3.5.5(左图)所示，调出字信号发生器图标(右图)“XWG1”，将它放置在电子平台上。图 3.5.5仅供学习与交流，如有侵权请联系网站删除谢谢8(3).再点击虚拟仪器工具条中的“Logic Analyzer”按钮，如图 3.5.6(左图)所示，调出逻辑分析仪图标(右图)“XLA1”，将它放置在电子平台上。图 3.5.6(4).连好仿真电路如图 3.5.7所示。图 3.5.7仅供学习与交流，如有侵权请联系网站删除谢谢9(5).双击字信号发生器

8、图标“XWG1”，将打开它的放大面板如图 3.5.8所示。它是一台能产生 32 位(路)同步逻辑信号的仪表。按下放大面板的“Controls”栏的“Cycle”按钮，表示字信号发生器在设置好的初始值和终止值之间周而复始地输出信号；单选“Display”栏下的“Hex”表示信号以十六进制显示；“Trigger”栏用于选择触发的方式；“Frequency”栏用于设置信号的频率。图 3.5.8(6).按下“Controls”栏的“Set”按钮，将弹出对话框如图 3.5.9 所示。单选“Display Type”栏下的 16 进制“Hex”，再在设置缓冲区大小“Buffer Size”输入“000B”

9、即十六进制的“11”，如图中鼠标手指所示，然后点击对话框右上角“Accept”面板。仅供学习与交流，如有侵权请联系网站删除谢谢10回到放大图 3.5.9(7).点击放大面板右边 8位字信号编辑区进行逐行编辑，从上至下在栏中输入十六进制的 000000000000000A共 11条 8位字信号，编辑好的 11条 8 位字信号如图 3.5.10 所示，最后关闭放大面板。图 3.5.10仅供学习与交流，如有侵权请联系网站删除谢谢11(8).打开仿真开关，双击逻辑分析仪图标“XLA1”，将出现逻辑分析仪放大面板如图 3.5.11 所示。将面板上“Clock”框下“Clock/Div”栏输入 12，再点

10、击面板左下角”Reverse”按钮使屏幕变白，稍等扫描片刻，然后关闭仿真开关。将逻辑分析仪面板屏幕下方的滚动条拉到最左边，见图中鼠标手指所示。图 3.5.11(9).拉出屏幕上的读数指针可以观察到一位全加器各输入、输出端波形，例如：图 3.5.12 中读数指针所在位置表示输入信号A=0、B=1、Ci1=1；S=0、Ci=1。(注：屏幕左侧标有“9”的波形表示A；标有“10”的波形表示B；标有“8”的波形表示Ci1；标有“13”的波形表示S；标有“14”的波形表示Ci。)(10).按表 3.5.5 要求，用读数指针读出 4个观察点的状态，并将它们的逻辑状态和逻辑分析波形填入表 3.5.5中。仅供

11、学习与交流，如有侵权请联系网站删除谢谢12图 3.5.12表 3.5.5：测点变量输AB入Ci 1输S出Ci四、实验室操作实验内容：四、实验室操作实验内容：设计两个一位二进制数相加的全加器：1状波态形1002状波态形010 3状波态形110 4状波态形101仅供学习与交流，如有侵权请联系网站删除谢谢131进行逻辑抽象分析：考虑的来自低位的进位将两个 1位二进制数相加，称为全加。设A、B是两个加数，Ci1为来之低位的进位，S是它们的和，Ci是向高位的进位。则根据二进制数相加的规律，可以写出它们的真值表。2写出全加器的S和Ci的逻辑表达表。3.根据全加器的逻辑表达表画出电路图。3.根据电路图选取集

12、成电路，并在数字实验台上搭好实验电路。4.在实验台上进输入ABCi10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1五、实验报告要求：五、实验报告要求：1.完成仿真实验中的表 3.5.3表 3.5.5 的填写。2.总结设计全加器实验的分析、步骤和体会，写出完整的设计报告。输出SCi行全加器实验，并填好表 3.5.6。表 3.5.6：仅供学习与交流，如有侵权请联系网站删除谢谢14六、实验设备及材料：六、实验设备及材料：1.仿真计算机及软件 Multisim7。2.THD-1型(或 Dais-2B 型)数电实验箱。3.MF-10型万用表。4电子元件：数字集成电路：7

13、4LS86、CD4081、CD4071 各一片。VccVcc144B4B134A4A124Y4Y113B3B103A3A93Y3Y81 11 11 11 174LS74LS 868612345671B1B1A1A1Y1Y2B2B2A2A2Y2YGNDGNDV VD DD D144B4B134A4A124Y4Y113Y3Y103B3B93A3A8V VD DD D144B4B134A4A124Y4Y113Y3Y103B3B93A3A81234561 11 11 1C CD4081D40811 1C CD4071D4071712345671A1A1B1B1Y1Y2Y2Y2A2A2B2BV VS SS S1A1A1B1B1Y1Y2Y2Y2A2A2B2BV VS SS S5.附：数字集成电路 74LS86、CD4081、CD4071 管脚排列图图 3.5.13仅供学习与交流，如有侵权请联系网站删除谢谢15