山东某学院数字逻辑与数字系统期末考试复习题及参考答案.pdf

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1、山东工商学院2020学年第一学期 数字逻辑与数字系统课程 试 题A卷（考试时间：120分钟，满 分100分）特别提醒：1、所有答案均须填写在答题纸上，写在试题纸上无效.2、每份答卷上均须准确填写函授站、专业、年级、学号、姓名、课程名称。一 单 选 题（共50题，总分值50分）1.将一个时间上连续变化的模拟量转换为时间上断续（离散）的模拟量的过程称为 O （1分）A.采样B.量化C.保持D.编码2.以下电路中常用于总线应用的有 o （1分）A.TSL|1B.OC 门C.漏极开路门D.CMOS与非门3.用二进制异步计数器从0做加法，计到十进制数178,则最少需要 个触发器。（1分）A.2B.6C.

2、7D.8E.104.4位倒T型电阻网络DAC的电阻网络的电阻取值有 种。（1分）A.1B.2C.4D.85.EPROM 是 指（）（1 分）A.随机读写存储器B.只读存储器C.光可擦除电可编程只读存储器D.电可擦可编程只读存储器6.用二进制码表示指定离散电平的过程称为。（1分）A.采样B.量化C.保持D.编码7.BCD码（01010010）转换为十进制数为（）（1分）A.38B.82C.52D.288.若RAM的地址码有8位，行、列地址译码器的输入端都为4个，则它们的输出线（即字线+位线）共有 条。（1分）A.8B.16C.32D.2569.十 进 制 数6 2对应的十六进制数是（）（1分）6

3、6116)8)(3(3,BC.D.（3D）1610.一个触发器可记录一位二进制代码，它有0个 稳 态（1分）A.0B.1C.2D.3E.411.若在编码器中有5 0个编码对象，则要求输出二进制代码位数为位。（1分）A.5B.6C.10D.5012.N个触发器可以构成最大计数长度（进制数）为（）的 计 数 器（1分）A.NB.2NC.N 2次方D.2 N次方13.8位移位寄存器，串行输入时经 个脉冲后，8位数码全部移入寄存器中。（1分）A.1B.2C.4D.81 4.欲设计0,1,2,3,4,5,6,7这几个数的计数器,如果设计合理,采用同步二进制计数器,最少应使用（）级 触 发 器（1分）A.

4、2B.3C.4D.815.一 个16选1的数据选择器，其地址输入（选择控制输入）端 有 个。（1分）A.1B.2C.4D.1616.一个8选一数据选择器的数据输入端有 个。（1分）A.1B.2C.3D.4E.817.当用异步I/O输出结构的PAL设计逻辑电路时，它们相当于（）（1分）A.组合逻辑电路B.时序逻辑电路C.存储器D.数模转换器18.一位十进制计数器至少需要（）个触 发 器（1分）A.3B.4C.5D.101 9.以下四种转换器，是A/D转换器且转换速度最高。（1分）A,并联比较型B.逐次逼近型C,双积分型D.施密特触发器2 0.同步计数器和异步计数器比较，同步计数器的显著优点是 一

5、。（1分）A.工作速度高B.触发器利用率高C.电路简单D.不受时钟CP控制。21.下列描述不正确的是（）（1分）A.D触发器具有两个有效状态，当Q=O时触发器处于0态B.移位寄存器除具有数据寄存功能外还可构成计数器C.主从JK触发器的主触发器具有一次翻转性D.边沿触发器具有前沿触发和后沿触发两种方式,能有效克服同步触发器的空翻现象22.随机存取存储器具有 功能。（1分）A.读/写B.无读/写C.只读D.只写2 3.将幅值上、时间上离散的阶梯电平统一归并 到 最 邻 近 的 指 定 电 平 的 过 程 称 为。（1分）A.采样B.量化C.保持D.编码24.用n个触发器构成的计数器，可得到的最大计

6、数模是（）（1分）A.nB.2nC.2nD.2n-l25.当逻辑函数有n个变量时，共有个变量取值组合？（1分）A.nB.2nC.n2D.2 n26.要构成容量为4K义8的RAM,需要 片容量为256X 4的RAM。（1分）A.2B.4C.8D.3227.下列触发器中，没有约束条件的是。（1分）A.基 本RS触发器B.主从RS触发器C.同步RS触发器D.边沿D触发器28.微程序控制器有6 4条微指令，则微地址寄存器的长度是（）位（1分）A.64B.6C.8D.2629.把一个五进制计数器与一个四进制计数器串联可得到 进制计数器。（1分）A.4B.5C.9D.2030.以下电路中常用于总线应用的有

7、（）（1分）A.TSL 门B.oc nC.漏极开路门D.CMOS与非门31.请判断以下哪个电路不是时序逻辑电路（）（1分）A.计数器B.寄存器C.译码器D.触发器32.已知F=!（ABC+CD）,下列组合中，（）可以肯定使F=0（1分）AA=0,BC=1B=1,C=1，B.c.C=1 4 D=0D.BC=1,D=13 3.寻址容量为16Kx8的RAM需要 根地址线。（1分）A.4B.8C.14D.16E.16K34.欲将容量为256X 1的RAM扩展为1024X8,则需要控制各片选端的辅助译码器的输入端数为（）（1分）A.4B.2C.3D.835.以下表达式中符合逻辑运算法则的是。（1分）A.

8、C C=C2B.1+1=10C.01D.A+l=l36.JK触发器，若J,K端在一起，即J=K，则该触发器变为（）触 发 器（1分）A.RSB,不变C.DD.T37.某存储器具有8根地址线和8根双向数据线，则该存储器的容量为 o （1分）A.8x3B.8Kx8C.256x8D.256x25638.A/D分类：逐次逼近型，并联比较型,（3）双积分型，电压频率变换型，其中工作速度最快的是（）（1分）A.逐次逼近型B.并联比较型C,双积分型D.电压频率变换型3 9.为把50Hz的正弦波变成周期性矩形波，应当选用（）（1分）A.施密特触发器B.单稳态电路C.多谐振荡器D.译码器40.一个无符号4位权电

9、阻DAC,最低位处的电阻为40K Q,则 最 高 位 处 电 阻 为。（1分）A.4KQB.5KQC.1OKQD.20KQ4 1.只读存储器ROM在运行时具有（）功 能（1分）A.读/无写B.无读/写C.读/写D.无读/无写42.ROM不能用于（）（1分）A.函数运算表B.存入程序C.存入采集的动态数据D.字符发生器43.相邻两组编码只有一位不同的编码是（）（1分）A.2421BCD 码B.8421BCD 码C.余3码D.格雷码44.只读存储器ROM的功能是（）（1分）A.只能读出存储器的内容，且掉电后仍保持B,只能将信息写入存储器C.可以随机读出或存入信息D.只能读出存储器的内容,且掉电后信

10、息全丢失45.A+BC=（,（1 分）A.A+BB,A+CC.（A+B）（A+C）D.B+C4 6.采用对称双地址结构寻址的1024X 1的存储矩阵有。（1分）A.1 0行1 0列B.5行5列C.3 2行3 2列D.1024 行 1024 列4 7.八路数据分配器，其地址输入端有个。（1分）A.1B.2C.3D.4E.84 8.在下列逻辑电路中，不是组合逻辑电路的有。（1分）A.译码器B.编码器C.全加器D.寄存器49.存储8位二进制信息要（）个触 发 器（1分）A.2B.3C.4D.850.微程序控制方法中，控制存储器一般用（）来 实 现（1分）A.RAMB.EPROMC.E2PROMD.E

11、AROM二 多 选 题（共8题，总分值8分）51.组合逻辑电路消除竞争冒险的方法有（1分）A.修改逻辑设计B.在输出端接入滤波电容C.后级加缓冲电路D.屏蔽输入信号的尖峰干扰52.逻辑函数的表示方法中具有唯一性 的 是。（1分）A.真值表B,表达式C.逻辑图D.卡诺图F=A万+BD+CDE+R53.=。HA.而+。一B.(A+BAD.C.4+n D.3 +0X 8+况（1分）54.以 下电路中可以实现“线与”功能的有 o （1分）A.与非门B.三态输出门C.集电极开路门D.漏极开路门55.逻辑变量的取值1和0可以表示：。（1分）A.开关的闭合、断开B.电位的高、低C.真与假D.电流的有、无56

12、.以下代码中为无权码的为。（1分）A.8421BCD 码B.5421BCD 码C.余三码D.格雷码57.三态门输出高阻状态时，是正确的说法。（1分）A.用电压表测量指针不动B.相当于悬空C.电压不高不低D.测量电阻指针不动58.以下代码中为恒权码的为.（1分）A.8421BCD 码B.5421BCD 码C.余三码D.格雷码三 填 空 题（共 1 5 题，总分值1 5 分）59.触发器有一 个稳态，存储8位二进制信息要一 个触发器。（1分）60.逻辑代数又称为 代数。最基本的逻辑关系有、_ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _三种。常用的导出逻辑运算为、（1分）61.一个基

13、本RS触发器在正常工作时，不允许输入R=S=1的信号，因此它的约束条件是（1分）6 2 .集电极开路门的英文缩写为 门，工作时必须外加 和o （1 分）6 3 .逻 辑 函 数 的 常 用 表 示 方 法 有、（1分）6 4 .由四位移位寄存器构成的顺序脉冲发生器可产生_ _ _ _ _ _ _ _ _ _ _ _ _ _ 个顺序脉冲。（1分）6 5 .0 C 门称为 门，多个0 C 门输出端并联到一起可实现_ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _ _功能。（1分）6 6 .数字信的特点是在_ _ _ _ _ _ _ 上和_ _ _ _ _ _ _ _ _ 上都是断续

14、变化的，其高电平和低电平常用和 来 表 示（1分）6 7 .T T L 与非门电压传输特性曲线分为 区、一 区、区、区。（1分）6 8 .在数字电路中，常用的计数制除十进制外，还有、（1分）6 9 .数字电路按照是否有记忆功能通常可分为两类：、（1分）7 0 .触发器有两个互补的输出端Q、Q,定义触发器的1 状态为,0 状态为,可见触发器的状态指的是 端 的 状 态（1分）7 1 .逻 辑 代 数 中 与 普 通 代 数 相 似 的 定 律 有、。摩根定律又称为。（1 分）7 2 .（0 1 1 1 1 0 0 0）8 4 2 1 B C D=（）2=（）8=（）1 0=（）1 6 （1 分）

15、7 3 .分 析 数 字 电 路 的 主 要 工 具 是,数 字 电 路 又 称 作 （1分）四 判 断 题（共 2 0 题，总分值2 0 分）7 4 .D触发器的特性方程为Q n+1=D,与 Q n 无关，所以它没有记忆功能。（）（1分）（）7 5 .C M O S 或非门与T T L 或非门的逻辑功能完全相同。（）（1分）（）7 6 .R S 触发器的约束条件R S=O 表示不允许出现R=S=I 的输入。（）（1分）（）7 7 .若两个函数具有不同的真值表，则两个逻辑函数必然不相等。（）（1分）（）7 8 .方波的占空比为0.5。（）（1分）（）7 9 .T T L 集电极开路门输出为1

16、时由外接电源和电阻提供输出电流。（）（1分）（）8 0 .D/A 转换器的位数越多，能够分辨的最小输出电压变化量就越小。（）（1分）（)8 1 .R A M 中的信息，当电源断掉后又接通，则原存的信息不会改变。（）（1分）（）8 2 .若要实现一个可暂停的一位二进制计数器，控制信号A=0 计数，A=1 保持，可选用T触发器，且令 T=A。（）（1 分）（）8 3 .对边沿J K 触发器，在 CP 为高电平期间，当尸K=1 时，状态会翻转一次。（）（1分）（）8 4 .计数器的模是指构成计数器的触发器的个数。（）（1分）（）8 5 .8 4 2 1 码 1 0 0 1 比 0 0 0 1 大。（

17、）（1 分）（）8 6 .逻辑函数两次求反则还原，两次作对偶式变换也还原为它本身。（）（1分）（）8 7 .A/D 转换器的二进制数的位数越多，量化单位越小。（）（1分）（）8 8 .R O M 的每个与项（地址译码器的输出）都一定是最小项。（）（1分）（）8 9 .一般T T L 门电路的输出端可以直接相连，实现线与 （）（1分）（）9 0 .计数器的模是指对输入的计数脉冲的个数。（）（I分）（）9 1 .权电阻网络D/A 转换器的电路简单且便于集成工艺制造，因此被广泛使用。（）（1分）（）9 2 .R O M 和 R A M 中存入的信息在电源断掉后都不会丢失。（）（1分）（）9 3 .主

18、从J K 触发器、边沿J K 触发器和同步J K 触发器的逻辑功能完全相同。（）（1分）（）五 简 答 题（共50题，总分值50分）9 4 .用 V H D L 语言描述一个组合逻辑电路，该电路的输入为1 位十进制数的8 4 2 1 码，当输入的十进制数字为素数时，输出为1,否则为0。（1分）9 5 .试用P R O M 设计2位二进制数A 1 A 0 和 B1 B0 比较的数值比较器，当 A 1 A O B1 BO 时 F 3=l。（1 分）9 6 .分析下图所示的由双4选 1 数据选择器组成的电路，说明其实现的逻辑功能C图中各电路输出与输入之间的逻辑表达式，图中所有门电路都是C M O S

19、 电路。（1分）9 8 .试用J K 触发器设计一个“1 0 1”序列检测器。该同步时序网络有一根输入线X,一根输出线Z o 对应于每个连续输入序列1 0 1”的最后一个1,输出Z=l,其它情况下Z=0。例如：X 0 1 0 10 1 1 0 1Z0 0 0 1 0 1 0 0 1 （1 分）9 9 .试分析下图所示的时序电路，画出状态表和状态图，并作出当电平输入x 为0 1 1 0 1 0 1 序列时电路的时间图。CP（1分）100.下图电路是可变进制计数器。试分析当控制变量A 为 1 和 0 时电路各为几进制计数器0 一 (1 分)101.用 VHDL语言描述一个1 位十进制数的数值范围指

20、示器。电路的输入为一位十进制数的8421码，当输入的十进制数大于或等于5,否则为0。(1 分)102.请分析以下面的VHDL描述，说明电路完成的是什么功能。(1)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY counter ISPORT(clk,clr_l,ld_l,enp,ent:IN STD_LOGIC;d:IN STD_LOGIC_VECTOR(3 DOWNTO 0);q:OUT STD_LOGIC _VECTOR(3 DOWNTO 0);rco:OUTSTD_LOGIC);

21、END counterARCHITECTURE one OF counter ISSIGNAL iq:STD_LOGIC _VECTOR(3 DOWNTO 0);BEGINPROCESS(clk,ent_lJq)BEGINIF elk EVENT AND elk=l THENIF clr_l=1THEN iq0);ELSIFId_l=O THEN iq=d;ELSIF(ent AND enp)=1 AND(iq=9)THEN iq=(O,O,O,O);ELSIF(ent AND enp)=1 THEN iq=iq+l;END IF;END IF;IF(iq=9)AND(ent=l)THEN r

22、co=l;ELSE rco=0;END IF;END PROCESS;q=iq；END ONE;(2)LIBRARY ieee;USE ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;ENTITY lsl60 IS PORT(data:in std_logic_vector(3 downto 0);clk,ld,p,t,clr:in std_logic;count:buffer std_logic_vector(3 downto 0);tc:out stdjogic);END lsl60;ARCHITECTURE behavior

23、 OF lsl60 ISBEGINtc=l when(count=1001 and p=l and t=l and ld=l and clr=l)else O;cale:process(clk,dr,p,t,ld)beginif(rising_edge(clk)thenif(clr=l)thenif(ld=l)thenif(p=l)thenif(t=l)thenif(count=1001n)thencount=0000;elsecount=count+l;end if;elsecount=count;end if;elsecount=count;end if;elsecount=data;en

24、d if;elsecount=0000;end if;end if;end process cale;END behavior;(3)library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity sequencdcheck isport(clk:in std_logic;reset:in stdjogic;din:in stdjogic;true:out std_logic)；end sequencdcheck;architecture arc of sequencdcheck istype st

25、ate_type is(sl,s2zs3);signal state:state_type;signal din_d:std_logic;beginprocess(clk)beginif clkevent and clk=l thendin_d=din;end if;end process;process(clk,reset)beginif reset=lthentrue=,0;stateif din_d=lthenstate=s2;elsestate=sl;end if;trueif din_d=O thenstate=s3;elsestate=s2;end if;trueif din_d=

26、l thenstate=sl;true=l;elsestate=s3;truestate=state;end case;end if;end process;-end arc;(1 分)103.请分析以下的VHDL描述，说明所定义的各种信号有什么作用，再说明电路完成的是什么功能。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY counter ISPORT(clock,clear,count:IN STD_LOGIC;q:OUT STD_L0GIC_VECT0R(3 D0WNT0 0)

27、;END counter;ARCHITECTURE one OF counter ISSIGNAL pre_q:STD_L0GIC_VECT0R(3 DOWNTO 0);BEGINPROCESS(clock,clearzcount)BEGINIF clear=lTHENpre_q=pre_q-pre_q;ELSIF(clock=l AND clockEVENT)THENIF count=1THENpre_q=pre_q+1;END IF;END IF;END PROCESS;q=pre_q;END ONE;（1 分）104.下图所示电路中的每一方框均为输出低电平有效的2-4线译码器，其使能端为

28、低电平有效。要求：（1）写出电路工作时，的逻辑表达式。（1 分）105.设计一个同步1011序列检测器，序列1011不可重叠，试用JK触发器和适当的门电路实现之，并用VHDL语言描述。（1 分）106.门电路输出波形A-1 1-1B _ n _ n j n _ mw_ n _,（1 分）107.用一片3-8线译码器和最少的逻辑门电路实现下列逻辑函数：（1 分）108.作 1010序列检测器的状态图、状态表。已知检测器的输入输出序列如下（序列可以重叠）：输入：0 0 1 0 1 0 0 1 0 1 0 1 0 1 1 0输出：00000 10000 10 1000（1 分）109,z -116.

29、D -分析下图所示的由8 选 1 数据选择器组成的电路，说明其实现的逻辑功能。(1 分)117.分析下图所示的计数器电路，说明这是多少进制的计数器。(1 分)118.将下列BCD码转换成十进制数和二进制数:(l)(011010000011)BCD=()10=()2(2)(01000101.1001)BCD=()10=()2(1 分)119.分析下图所示的组合逻辑电路，假定输入是一位十进制数的8421码，试说明该电路的功能。（1 分）120.简化下表（a）（b）所示的状态表。表(a)QX01AE/0D 1BA/1F/0CC/0A/1DB/0A/1ED 1C/0FC/0D/lGH/1G/lHC/1

30、B/l表（b）3X01AD/dC/0D|E/dE/lDA/0 IC/d士百C/d（1 分）121.试分析下图所示的时序电路，画出状态表和状态图，并作出当电平输入x 为0110110序列时电路的时间图。（1分）122.用 8 选 1 数据选择器74LS151组成的电路如下图所示，已知图中G l、G0是控制信号，X、Z 是输入信号。试写出电路的输出表达式，列出电路在G l、G0的控制下，输入X、Z 和输出F 之间关系的功能表。试分析下图计数器电路的分频比（即Y 与 CP的频率之比）。（1 分）124.阅读下面的VHDL程序，分析其实现的功能。(1)LIBRARY IEEE;USE IEEE.STD

31、_LOGIC_1164.ALL;ENTITY vote3 ISP0RT(a,b,c:IN STD_L0GIC;f:0UT STD_L0GIC);END vote3;ARCHITECTURE behavor OF vote3 ISSIGNAL templ,temp2,temp3:STD_LOGIC;BEGINtempl=NOT(a AND b);temp2=N0T(b AND c);temp3=N0T(a ANDc);f=NOT(templ AND temp2 AND temp3);END behavor;(2)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;E

32、NTITY tri_state_gate ISPORT(din:INSTD_LOGIC;en:INSTD_LOGIC;dout:OUT STD_LOGIC);END tri_state_gate;ARCHITECTURE behavor OF tri_state_gate ISBEGINPROCESS(din,en)BEGINIF(en=l)THENdout=din;ELSEdout=Z;END IF;END PROCESS;END behavor;(3)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY single_dir_bus8 ISPORT

33、(a:IN STD_L0GIC_VECT0R(7 D0WNT0 0);en:INSTD_LOGIC;b:OUT STD_L0GIC_VECT0R(7 DOWNTO 0);END single_dir_bus8;ARCHITECTURE behavor OF single_dir_bus8 ISBEGINPROCESSfan)BEGINIF(en=l)THENb=a;ELSEbZ);一 等价于 b=ZZZZZZZZ;END IF;END PROCESS;END behavor;(4)LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY bi_dir_bu

34、s8 ISPORT(ain:IN STD_L0GIC_VECT0R(7 DOWNTO 0);bin:IN STD_L0GIC_VECT0R(7 DOWNTO 0);en:INSTD_LOGIC;dir:IN STD_LOGIC;aout:OUT STD_L0GIC_VECT0R(7 DOWNTO 0);bout:OUT STD_L0GIC_VECT0R(7 DOWNTO 0);END bi_dir_bus8;ARCHITECTURE behavor OF bi_dir_bus8 ISBEGINboutZ);aoutZ);END behavor;(5)LIBRARY IEEE;USE IEEE.

35、STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY comp_code ISPORT(din:IN STD_L0GIC_VECT0R(7 DOWNTO 0);dout:OUT STD_L0GIC_VECT0R(7 DOWNTO 0);END comp_code;ARCHITECTURE rtl OF comp_code ISBEGINdout B 时，输出1,否则输出0。(1 分)140.写出下列函数的对偶式与反函数。(1)Fx=A B+A B C(2)F2=A(B +CD)+E(3)玛=(4 +O)(B+C l).(4)=N+B

36、 +C +D +E (1 分)141.写出下列二进制数的典型Gray码(1)(111000)2=()Gray(2)(10101010)2=()Gray(1 分)142.试利用触发器的次态方程写出下图各触发器次态Qn+1与现态Qn、输入A、B之间的逻辑函数式。(1分)143.已知下列机器数，写出它们的真值。(1)X I 原=11011；(2)X 2 反=11011；X 3 补=11011；(4)X 4 补=10000。(1 分)一 单 选 题（共50题，总分值50分）1.答案：A解析过程：2.答案：A解析过程：3.答案：D解析过程：4.答案：B解析过程：5.答案：C解析过程：6.答案：D解析过程

37、：7.答案：C解析过程：8.答案：C解析过程：9.答案：A解析过程：10.答 案:C解析过程：11.答案：B解析过程：12.答 案:D解析过程：13.答案：D解析过程：14.答案：B解析过程：15.答案：C解析过程：16.答案：E解析过程：17.答案：A解析过程：18.答案：B解析过程：19.答 案:A解析过程：20.答案：A解析过程：21.答 案:A解析过程：22.答案：A解析过程：23.答案：B解析过程：24.答案：C解析过程：25.答案：D解析过程：26.答案：D解析过程：27.答案：D解析过程：28.答案：B解析过程:2 9.答案：D解析过程：30.答 案:A解析过程：31.答 案:C

38、解析过程：32.答案：D解析过程：33.答案：C解析过程：34.答案：B解析过程：35.答案：D解析过程：36.答 案:D解析过程：37.答案：C解析过程：38.答案：B解析过程：39.答案：A解析过程：40.答案：B解析过程：41.答案：A解析过程：42.答 案:C解析过程：43.答案：D解析过程：44.答案：A解析过程：45.答案：C解析过程：46.答案：C解析过程：47.答 案:C解析过程：48.答案：D解析过程：49.答案：D解析过程：50.答案：B解析过程：二 多 选 题（共 8 题，总分值8 分）51.答 案:A,B解析过程：52.答案：A.D解析过程:5 3 .答案：A,C解析过

39、程：5 4 .答案：C,D解析过程：5 5 .答案：A,B,C,D解析过程：5 6 .答案：C.D解析过程：5 7 .答 案:A,B,D解析过程：5 8 .答案：A,B解析过程：三 填 空 题（共 1 5 题，总分值1 5 分）5 9 .答案：2,8解析过程：6 0 .答案：布尔，与，或，非，与非，或非，与或非，同或，异或解析过程：6 1 .答案：R S=0解析过程：6 2 .答案：O C,电源，负载解析过程：6 3 .答案：逻辑表达式，真值表,逻辑图解析过程：6 4.答案：4解析过程：6 5 .答案：集电极开路门，线与解析过程：6 6 .答案：时间，幅值，1,0解析过程：6 7 .答案：饱和

40、，转折，线性，截止解析过程：6 8 .答案：二进制，八进制，十六进制解析过程：6 9 .答案：组合逻辑电路，时序逻辑电路解析过程：7 0 .答案：Q=l、0 =0,Q=0、Q.=1,Q解析过程：7 1 .答案：交换律，分配律,结合律，反演定律解析过程：7 2 .答 案:1 0 0 1 1 1 0,1 1 6,7 8,4 E解析过程：7 3 .答案：逻辑代数，逻辑电路解析过程：四 判 断 题（共 2 0 题，总分值2 0 分）7 4 .答案：F解析过程：7 5 .答案：T解析过程:7 6.答案：T解析过程：7 7 .答案：T解析过程：7 8 .答案：T解析过程：7 9 .答案：T解析过程：8 0

41、 .答 案:T解析过程：8 1 .答案：F解析过程：8 2 .答案：F解析过程：8 3 .答案：F解析过程：8 4 .答案：F解析过程：8 5 .答 案:F解析过程：8 6 .答案：T解析过程：8 7 .答案：T解析过程：8 8 .答案：T解析过程：8 9 .答 案:F解析过程：9 0 .答案：F解析过程：9 1 .答案：F解析过程：9 2 .答案：F解析过程：9 3 .答案：T解析过程：五 简答题(共5 0 题，总分值5 0 分)9 4 .答案：解：L I B R A R Y I E E E;USE IEEE.STD_LOGIC_1164.ALL;ENTITY prime_number IS

42、PORT(bcdJn:IN STD_LOGIC_VECTOR(3 DOWNTO 0);f:OUT STD_LOGIC);END prime_number;ARCHITECTURE behave OF prime_number ISBEGINWITH bcdjn SELECTf=lWHEN 0100,1WHEN 0110,T WHEN 1000,WHEN 1001,WHEN 1010,O WHEN OTHERS;END behave;解析过程:95.答案：解：首先列出函数的真值表如下表所示。根据真值表可以直接画出用P R O M实现的阵列图如下图所示。解析过程：96.答案：cF 1=A B C+

43、A BC+AB C+ABC=A(B C)=ABCF2=A B C+A B-l+AB-O+ABC=A B C+A B+ABC=A(B C+B)+ABC=A(C+B)+ABC=AC+KB+ABC=C(K+AB)+AB=C 伍+B)+AB=AC+AB+BC本题的电路即是实现上述函数功能的逻辑电路，其 中F 1可以堪称是3个变量的奇校验器。解析过程：97.答案：解：本题主要是分清二极管组成的逻辑电路的逻辑功能。(a)FX=ABCDE(b)F2=A+B+C+D+E(c)F3=ABC+DEF(d)F4=ABCDEF解析过程:98.答案：解：根据题意得状态图、状态表:a cHt，触 11.YCfRTF.SY

44、.Z?S?;,时竭波方稀特十8,Q-*Q f Z映 M H I b.4Q.煤 与 卿 懿 选 的.gQ；F Q 4 K r Q 3收员心,5 1出 聂 最解析过程:99.答案：由电路图可写出激励函数、输出函数:因为JK触发器的次态方程为：则有：QJQ+KQQ+XQ)XQ+XQ Q=XQ+XQ=X;“状态表和状态图为：，当电平输入x 为 0110101序列时电路的时间图假定电路的初态Q为 0,输入x 的序列为0110101,电路在时钟脉冲CP控制下工作。下面先利用状态图作出时序电路的状态响应序列，而后再作时间图。状态响应序列如下：CP 1 2 3 4 5 6 7X 0 1 1 0 1 0 1 d

45、Q(QT)0011010VZ 0 1 0 1111V时间图为：，1 2 3 4 5 6 7c p _rLrL_rL_ri_n_n_rL解析过程：100.答案：解：EP、ET接“1”，计数器工作在计数状态，当A=0时，计数器计到1001时 ，与非门输出低电平，使端有效，允许从输入端置数，在下一个时钟脉冲来到时，将输入端的0000送到输出状态Q3Q2Q1Q0,端又变为高电平，计数器继续计数。所以计数状态从0 0 0 0-0 0 0 1-0 0 1 0-0 0 1 1-0 1 0 0-0 1 0 1-0 1 1 0-0 1 1 1-1 0 0 0-1 0 0 1 再到 0000 进行循环计数，是一个

46、10进制计数器；当A=1时，计数器计到1 0 H时，与非门输出低电平，使端有效，允许从输入端置数，在下一个时钟脉冲来到时，将输入端的0000送到输出状态Q3Q2Q1Q0,端又变为高电平，计数器继续计数。所以计数状态从0 0 0 0-0 0 0 1-0 0 1 0-0 0 1 1-0 1 0 0-0 1 0 1-0 1 1 0-0 1 1 1-1 0 0 0-1 0 0 1-1 0 1 0-1 0 1 1 再到 0000 进行循环计数，是一个12进制计数器。所以，A=O：是1 0进制计数器;A=l：是1 2进制计数器。解析过程：101.答案:解:程序清单如下。LIBRARY IEEE;USE I

47、EEE.STD_LOGIC_1164.ALL;ENTITY aboveS ISPORT(bcd_in:IN STD_LOGIC_VECTOR(3 DOWNTO 0);f:OUTSTD_LOGIC);END above5;ARCHITECTURE behave OF above5 ISBEGINWITH bcdjn SELECTf，-XQ05*rs M.S M Qlibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity check_XULI isport(clk,reset,X:in stdjo

48、gic;Z:out std_logic);end check_y3;Architecture XULI of check_XULI istype state_type is(A,B,C,D);-用户自己定义的枚举类型signal state:state_type;信号声明begindemo_process:process(clk,reset)-状态转移进程，elk,reset 为敏感信号beginif reset=l then state V 二 A;-初始状态为 A,异步设置elsif clkevent and clk=l,then 当elk上升沿到来时执行下面的语句case state i

49、swhen A=if X=l thenstateif X=O thenstate if X=l thenstate=D;ELSE stateif X=l thenstate=A;ELSE state if X=l*then-输出值取决于输入值与现态elseZ 3;(3)(1 0 1 1 0 0 1 1 1 0 0 1 0 1 1 1)余 3=(1 0 0 0 0 0 0 0 0 1 1 0 0 1 0 0)B C D;解析过程:1 1 4 .答案：解：当 C=1 时，三态门输出为高阻状态。从 T T L 与非门电路可知，输入为高阻态(等同于悬空)时，相当于输入为高电平CQP wOQOQOQOQ

50、1+OQg1+OQ1+OQ1*,OQ81+OQ1.1+1-OQ1-8OQ昌 阳1+1*OQ1.昌 阻 OQ1+1-O a昌 阻1.1Q1Q1Q昌阻。OQ解析过程:1 1 5.答案：解：当M=0时，计数器计到0100时，与非门输出低电平，使端有效，允许从输入端置数，在下一个时钟脉冲来到时，将输入端的0000送到输出状态Q3Q2Q1Q0,端又变为高电平，计数器继续计数。所以计数状态从0000-0001001000110100再到0000进行循环计数，实现5进制计数器。当M=1时，计数器计到1110时，与非门输出低电平，使端有效，允许从输入端置数，在下一个时钟脉冲来到时，将输入端的0000送到输出状