硬件描述语言VHDL基础.ppt

《硬件描述语言VHDL基础.ppt》由会员分享，可在线阅读，更多相关《硬件描述语言VHDL基础.ppt（72页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、第三章硬件描述语言VHDL基础n3.1VHDL语言程序的基本结构n3.2VHDL语言的数据类型及运算操作符n3.3VHDL语言的主要描述语句n3.4VHDL语言构造体的描述方式1n3.1VHDL语言程序的基本结构实体(Entity)，构造体(Architecture)，配置(Configuration)，包集合(Package)，和库(Library)-eqcomp4isafourbitequalitycomparatorLibraryIEEE;useIEEE.std_logic_1164.all;entityeqcomp4isport(a,b:instd_logic_vector(3down

2、to0);equal:outstd_logic);endeqcomp4;architecturedataflowofeqcomp4isbegin equal=1whena=belse0;Enddataflow;eqcomp4.vhd包实体构造体文件名和实体名一致每行；结尾关键字begin关键字end后跟构造体名关键字end后跟实体名库VHDL 大小写不敏感大小写不敏感2VHDL语言设计的基本设计单元n实体（Entity）描述此设计功能输入输出端口（Port）；在层次化设计时，Port为模块之间的接口；在芯片级，则代表具体芯片的管脚。n实体说明 ENTITY实体名IS PORT PORT（端口名

3、（，端口名）：方向 数据类型名；：端口名（，端口名）：方向 数据类型名)；END END 实体名；Entityeqcomp4isport(a,b:instd_logic_vector(3downto0);equal:outstd_logic);endeqcomp4;a3.0b3.0equal3n基本数据类型：nBIT和BIT_VECTORnSTD_LOGIC和STD_LOGIC_VECTORn端口模式方向方向 说明说明 IN输入到实体 OUT从实体输出 INOUT双向(可作为CPU的数据总线）BUFFER 输出（但可以反馈到实体内部）LINKAGE 不指定方向 4nOut与Buffer的区别E

4、ntitytest1isport(a:instd_logic;b,c:outstd_logic);endtest1;architectureaoftest1isbeginb=not(a);c=b;-Errorenda;Entitytest2isport(a:instd_logic;b:bufferstd_logic;c:outstd_logic);endtest2;architectureaoftest2isbeginb=not(a);c=b;enda;结论：均表示输出，但BUFFER声明的信号可以反馈到实体内部，而OUT声明的信号却不可以。5n构造体n描述设计单元具有的具体功能n结构体有三种

5、描述方式n行为描述(behavioral)n数据流描述(dataflow)n结构化描述(structural)n格式：ARCHITECTURE构造体名OF实体名IS定义语句内部信号，常数，数据类型，函数等的定义BEGIN并行处理语句ENDEND 构造体名；6n构造体中的描述语句n并行语句:同时执行，在进程语句（PROCESS）的外部。n顺序语句:按书写顺序执行，在进程语句（PROCESS）的内部。例如：entityentity sample isis portport(a,b:in std_logic;c:out std_logic);end end sample;architecture a

6、rchitecture beha ofof sample isis signalsignal d:std_logic;beginbegind=a and b;C=not(d);endend beha;信号并行处理73.1.2 构造体的子结构描述 3种形式的子结构描述：nBLOCK描述（块描述）nPROCESS描述（进程描述）nSUBPROGRAMS描述（子程序描述）nBLOCK语句描述n格式：块标号：BLOCKBLOCK BEGINBEGIN ：END BLOCKEND BLOCK 块标号；nBLOCK内的语句执行顺序：并行执行 8例如：二选一电路 ENTITYENTITY mux ISIS

7、PORTPORT(d0,d1,sel:IN BIT;q:OUT BIT);ENDEND mux;ARCHITECTURE ARCHITECTURE connect OFOF mux ISIS SIGNALSIGNAL tmp1,tmp2,tmp3:BIT;BEGINBEGIN cale:BLOCKBLOCK BEGINBEGIN tmp1=d1 AND sel;tmp2=d0 AND(NOT sel);tmp3=tmp1 OR tmp2;q=tmp3;END BLOCKEND BLOCK cale;END END connect;9n进程（PROCESS）描述n格式：进程名：PROCESSPR

8、OCESS（信号1，信号2，）BEGINBEGIN ：END PROCESSEND PROCESS 进程名；n敏感量：n是PROCESS的输入信号，写在“PROCESS”后面的括号中n当PROCESS所带的敏感量任何一个发生变化时，PROCESS中的语句就会执行一遍。n语句执行顺序：顺序执行。n多进程的关系：并行执行。10例如：二选一电路 ENTITYENTITY mux1 ISIS PORTPORT(d0,d1,sel:IN BIT;q :OUT BIT);ENDEND mux1;ARCHITECTUREARCHITECTURE connect OFOF mux1 ISIS BEGINBEG

9、IN cale:PROCESSPROCESS(d0,d1,sel)VARIABLEVARIABLE tmp1,tmp2,tmp3 :BIT;-在进程中定义的变量 BEGIN BEGIN tmp1:=d0 AND sel;-输入端口向变量赋值 tmp2:=d1 AND(NOT sel);tmp3:=tmp1 OR tmp2;qb)thenq:=a;elseq:=b;endif;endmax;beginprocess(da,db)variabletemp:std_logic_vector(7downto0);beginmax(da,db,temp);o1b)thentemp:=a;elsetemp

10、:=b;endif;returntemp;endmax;begino1b)thentemp:=a;elsetemp:=b;endif;returntemp;endmax;endbpac;包集合标题包集合体库的使用说明21libraryieee;useieee.std_logic_1164.all;librarywork;use;entityconpackisport(da,db:instd_logic_vector(7downto0);o1:outstd_logic_vector(7downto0);endconpack;architecturebehaofconpackisbegino1se

11、t,b=qb,c=q)U2:nand2PORTMAP(a=reset,b=q,c=qb)ENDrsff1;ARCHITECTURErsff2OFrsISBEGINq=NOT(qbANDset);qb=NOT(qANDreset);ENDrsff2;CONFIGRATIONrsconOFrsIS-选择构造体rsff1FORrsff1ENDFOR;ENDrscon;构造体1构造体2配置：选择构造体rsff12432 VHDL语言的数据类型及运算操作符321 VHDL语言的客体（数据对象）n客体：在VHDL语言中，凡是可以赋予一个值的对象就称为客体。n分类n信号（signal）：代表物理设计中的某一

12、条硬件连接线。n变量（variable）：代表暂存某些值的载体。n常数（constant）：代表数字电路中的电源和地线。客体类别客体类别 含含 义义 说说 明明 场场 合合 信号说明全局量architecture,package,entity变量说明局部量process,function,procedure常数说明全局量上面两种场合都可存在25n常数n意义：对某一常数名赋予一个固定的值；综合后，连接到电源和地。n格式：CONSTANT 常数名：数据类型：=表达式；例如：CONSTANT Vcc:REAL:=5.0;n变量n格式：VARIABLE 变量名：数据类型 约束条件：=表达式；例如：VA

13、RIABLE count:INTEGER RANGE 0 TO 255:=10;n特点：临时数据，没有物理意义；只能在进程、函数和过程中使用，一旦赋值立即生效；用:=进行赋值。n信号n格式：SIGNAL信号名：数据类型约束条件：=表达式；例如：SIGNAL ground:BIT:=0；26n特点：n没有方向性，可给它赋值，也可当作输入。例如：tmp3=tmp1 OR tmp2;q=tmp3;n设定的初始值在综合时没有用，只是在仿真时在开始设定一个起始值。在MaxPlusII中被忽略。n用=进行赋值n信号与变量的区别n信号赋值可以有附加延迟，变量赋值不可以有附加延迟；例如：s1=s2 AFTER

14、 10nsn信号可以看作硬件的一根连线，而变量存放临时数据，没有物理意义。n作用范围不同：进程对信号敏感，对变量不敏感；信号可以是多个进程的全局信号，但变量只在定义它之后的顺序域可见。27architectureaofstartissignaltmp:std_logic;begins0:process(a_bus)begintmp=1;foriin3downto0looptmp=a_bus(i)andtmp;endloop;carryout=tmp;endprocesss0;s1:process(tmp)beginendprocesss1;enda;architectureaofstartis

15、begins0:process(a_bus)variabletmp:std_logic;begintmp:=1;foriin3downto0looptmp:=a_bus(i)andtmp;endloop;carryout=tmp;endprocesss0;s1:process(tmp)-errorbeginendprocesss1;enda;28n代入方式不同：信号的代入过程和代入语句的处理是分开进行的，而变量赋值语句一旦执行，其值立即被赋予变量。process(a,b,c,d)begind=a;x=b+d;d=c;y=b+d;endprocess;运行结果：x=b+c;y=b+c;proce

16、ss(a,b,c)variable d:std_logic_vector(3 downto0);begind:=a;x=b+d;d:=c;y=b+d;endprocess;运行结果：x=b+a;y=b+c;29nVHDL标识符（Identifiers）n基本标识符由字母、数字和下划线组成n第一个字符必须是字母n最后一个字符不能是下划线n不允许连续2个下划线n保留字(关键字)不能用于标识符n大小写是等效的30322 数据类型n标准数据类型：实数、整数、位、位矢量、布尔量、字符、字符串、时间、正整数、错误等级。n整数、浮点数n方便用于数值方面的运算：加减乘除n整数：integer,经常用于计数器n

17、实数：real，MaxPLusII不支持例如：Variable a:integer range 255 to+255;n位：表示位信号，位的值用带单引号的1或0来表示。例如：signal a:bit:=0;或 a=0;n位矢量：表示多位组成的信号，位矢量的值用双引号括起来。例如：signal a:bit_vector(3 downto 0):=“0011”;或 a=“0011”;31n用户定义的数据类型n格式：TYPE数据类型名，数据类型名数据类型定义不完整的数据类型格式：TYPE 数据类型名，数据类型名；-假定义n可由用户定义的数据类型包括：枚举（ENUMERATED）、整数（INTEGER

18、）、实数（REAL）、数组（ARRAY）、时间（TIME）、记录（RECODE）n枚举（ENUMERATED）：n格式：TYPE 数据类型名 IS（元素、元素、）；n作用：列举数据对象可能存在的值例如：用于定义状态机的状态Typestatesis(idle,start,running,pause,stop)Signalcurrent_state:states;32例如：IEEE1076标准中预定义了两个枚举类型Typebooleanis(False,True)；Typebitis(0,1)；Signala:bit；例如：IEEE1164标准中预定义了一个枚举类型Typestd_logicis(

19、U,X,0,1,Z,W,L,H,-);n该类型能比较全面地包括数字电路中信号会出现的几种状态，因此一般情况把这种类型代替bitU初始值；X不定；00；11；Z高阻；W弱信号不定；L 弱信号0；H 弱信号1；-不可能情况。nSignal a:std_logic;n注意：注意：这里的大小写是敏感的33n数组（ARRAY）n格式：TYPE数据类型名ISARRAY范围OF原数据类型名；n多个相同类型成员组成的队列，一般用于定义数据总线、地址总线等。例如：Signala:std_logic_vector(7downto0);a=B“00111010”;a=X“3A”;n可自定义复合类型Typewordi

20、sarray(15downto0)ofbit;Signalb:word;Typetable8x4isarray(0to7,0to3)ofbit;34n记录（RECODE）n格式：TYPE 数组类型名 ISRECORD 元素名：数据类型名；元素名：数据类型名；：ENDRECORD；n相同或不同类型的元素组成，类似C中的结构n具有模型抽象能力，用于描述一个功能模块。例如：TypeiocellisrecordEnable:bit;DataBus:bit_vector(7downto0);endrecord;singalbus:iocell;bus.Enable=1;bus.DataBus=“0011

21、0110”;定义访问35n数据类型的转换：VHDL是强类型语言，必须用类型转换函数才能进行不同类型之间的转换。函数函数说明说明STD_LOGIC_1164包包TO_STDLOGICVECTOR(A)TO_BITVECTOR(A)TO_LOGIC(A)TO_BIT(A)由BIT_VECTOR转换成STD_LOGIC_VECTOR由STD_LOGIC_VECTOR转换成BIT_VECTOR由BIT转换成STD_LOGIC由STD_LOGIC转换成BITSTD_LOGIC_ARITH包包CONV_STD_LOGIC_VECTOR(A,位长)CONV_INTEGER(A)由INTEGER,UNSIGN

22、ED和SIGNED转换成STD_LOGIC_VECTOR由UNSIGNED和SIGNED转换成INTEGERSTD_LOGIC_UNSIGNED包包CONV_INTEGERSTD_LOGIC_VECTOR转换成INTEGER36例如：由STD_BIT_VECTOR转换成INTEGERLIBRARYIEEE；ENTITYadd5ISPORT(num:INSTD_LOGIC_VECTOR(2DOWNTO0);：）；ENDadd5;ARCHITECTURErtlOFadd5ISSIGNALin_num:INTEGERRANGE0TO5;：BEGINIn_num=CONV_INTEGER(num);E

23、NDrtl;37n属性（Attributes）n提供Entity、Architecture、Type和Signals的信息n有许多预定义的值、信号和范围的属性n一个最常用的属性：eventifclkeventandclk=1thennleft，right,high,low,length例如：typecountisintegerrange0to127countleft=0;countright=127;counthigh=127;countlow=0;countlength=128;38323运算操作符n逻辑运算符AND、OR、NAND、NOR、XOR、NOTn关系运算符=、/=、=n算术运算符

24、+、-、*、/n并置(连接)运算符&，用于位连接。注意：要求运算符左右的数据类型必须相同；运算优先级。39例如：y(0)=b(0)anden；y(1)=b(1)anden；y(2)=b(2)anden；y(3)=b(3)anden；y(4)=a(0)；y(5)=a(1)；y(6)=a(2)；y(7)=a(3)；tmp_b=bAND(en&en&en&en);y=a&tmp_b;tmp_b=bAND(en,en,en,en);4033 VHDL语言的主要描述语句语言的主要描述语句331 顺序描述语句顺序描述语句 n只能用在只能用在进程进程或或子程序子程序中，按照语句的出现的顺序加以执行的。中，按

25、照语句的出现的顺序加以执行的。n WAIT语句语句nWAIT 无限等待无限等待 nWAIT ON 敏感信号变化敏感信号变化 此时，与此时，与process等价，例如：等价，例如：PROCESS(a,b)BEGINy=aANDb;ENDPROCESS;PROCESSBEGINy=aANDb;WAITONa,b;ENDPROCESS;41nWAIT UNTIL 直到条件满足直到条件满足 nWAIT FOR等到时间到等到时间到 n多条件多条件WAIT 语句语句 n超时等待超时等待Architecturebehaofwait_examplesignalsendB,sendA:std_logic;Beg

26、insendA=0;a:processbeginwaituntilsendB=1;sendA=1after10ns;waituntilsendB=0;sendA=0after10ns;endprocessa;b:processbeginwaituntilsendA=0;sendB=0after10ns;waituntilsendA=1;sendB=1after10ns;endprocessa;endbeha;waituntilsendB=1for1us;assert(sendB=1)REPORT“sendbtimedout”severityerror;sendA=1after10ns;报错语句

27、42n信号代入语句信号代入语句 n格式格式:目的信号量目的信号量=信号量表达式信号量表达式 例如例如:a=b;n变量赋值语句变量赋值语句 n格式格式:目的变量目的变量:=表达式表达式 例如例如:c:=a+d；nIF 语句语句 nIF的门闩控制的门闩控制 格式：格式：IF 条件条件 THEN 顺序执行语句顺序执行语句 END IF；例如：例如：锁存器锁存器 IF (en=1)THEN q=d;END IF;43nIF 语句的二选择控制语句的二选择控制 格式：格式：IF 条件条件 THEN 顺序执行语句顺序执行语句 ELSE 顺序执行语句顺序执行语句 END IF；nIF 语句的多选择控制语句的多

28、选择控制 格式：格式：IF 条件条件 THEN 顺序执行语句顺序执行语句 ELSIF 条件条件 THEN 顺序执行语句顺序执行语句 ：ELSIF 条件条件 THEN 顺序执行语句顺序执行语句 END IF；Entitymux2isport(a,b,sel:inbit;c:outbit);Endmux2;Architecturertlofmux2isBeginprocess(a,b,sel)beginif(sel=1)thenc=a;elsec=X“0000”and addr X“4000”then InRam=X“4000”and addr X“4008”then Periph1=X“4008

29、”and addr X“4010”then Periph2=X“8000”and addr X“C000”then OutRam=X“C000”then EEPRom 顺序处理语句顺序处理语句;ENDCASE;nWHEN的条件表达式可以有的条件表达式可以有4种形式种形式 WHEN 值值=顺序处理语句；顺序处理语句；WHEN 值值|值值|值值|值值=顺序处理语句；顺序处理语句；WHEN 值值TO 值值=顺序处理语句；顺序处理语句；WHEN OTHERS=顺序处理语句；顺序处理语句；46例如：例如：83编码器编码器library ieee;use ieee.std_logic_1164.all;e

30、ntity encoder is port(input:in std_logic_vector(7 downto 0);y:out std_logic_vector(2 downto 0);end encoder;architecture beha of encoder isbegin process(input)begin case input is when 01111111=y y y y y y y y y=XXX;end case;end process;End beha;nIf语句和case语句的区别47nLOOP语句语句 n格式：格式：n标号标号:FOR 循环变量循环变量 IN离

31、散范围离散范围LOOP 顺序处理语句顺序处理语句 END LOOP 标号标号;n标号标号:WHILE 条件条件 LOOP 顺序处理语句顺序处理语句 END LOOP 标号标号;例如：例如：sum:=0 abcd:WHILE(I10)LOOP sum:=I+sum;I:=I+1;END LOOP abcd;to或downto48library ieee;use ieee.std_logic_1164.all;entity check is port(a:in std_logic_vector(7 downto 0);y:out std_logic);end check;architecture

32、beha of check isbegin process(a)variable temp:std_logic;begin temp:=0;for i in 0 to 7 loop temp:=temp xor a(i);end loop;y=temp;end process;end beha;奇偶校验基本原理：奇偶校验基本原理：奇数个奇数个“1”异或的结果为异或的结果为1，偶数个偶数个“1”异或的结果为异或的结果为0。例如：若采用奇校验，例如：若采用奇校验，1101=110100011=0011149nNEXT语句语句 n跳出本次循环跳出本次循环n格式：格式：NEXT 标号标号WHEN 条件

33、条件;n与与EXIT语句的区别语句的区别例如：例如：PROCESS(a,b)CONSTANT max_limit:INTEGER:=255BEGIN FOR I IN 0 TO max_limit LOOP IF(done(I)=TRUE)THEN NEXT;ELSE done(I):=TRUE;END IF;q(I)=a(I)AND b(I);END LOOP;END PROCESS;EXIT50332 并发描述语句并发描述语句 可以直接在构造体中使用可以直接在构造体中使用n进程语句进程语句 n可以和其它进程语句同时执行，并可以存取构造体和实体中可以和其它进程语句同时执行，并可以存取构造体和

34、实体中所定义的信号。所定义的信号。n进程结构中的所有语句都按照顺序执行。进程结构中的所有语句都按照顺序执行。n为启动进程为启动进程,在进程中必须包含一个在进程中必须包含一个敏感信号表敏感信号表或或WAIT语句。语句。n进程之间的通信是通过信号量来实现的。进程之间的通信是通过信号量来实现的。例如：例如：entity pros_com is port(event_a:in bit);end pros_com;architecture catch_ball of pros_com is signal to_a,to_b:bit:=0;51begin a:process(enent_a,to_a)be

35、gin if(event_aevent and event_a=1)or (to_aevent and to_a=1)then to_b=1 after 20 ns,0 after 30 ns;end if;end process a;b:process(to_b)begin if(to_bevent and to_b=1)then to_a=1 after 20 ns,0 after 30 ns;end if;end process b;end catch_ball;event_ato_bto_aevent_a52n并发信号代入并发信号代入 n代入语句在进程中使用是顺序语句代入语句在进程中使

36、用是顺序语句,但是在构造体的进程之外但是在构造体的进程之外使用就是并发语句使用就是并发语句,相当于一个进程。相当于一个进程。例如：以下两种结构等价例如：以下两种结构等价ARCHITECTURE behave OF a_var ISBEGIN Output=a(I);END behave;ARCHITECTURE behave OF a_var ISBEGIN ss：PROCESS(a,I)BEGIN Output=a(I);END PROCESS ss;END behave;53n条件信号代入条件信号代入 n将符合条件的表达式代入信号量将符合条件的表达式代入信号量 n格式格式 目的信号量目的信

37、号量=表达式表达式1 WHEN 条件条件1 ELSE 表达式表达式2 WHEN 条件条件2 ELSE 表达式表达式3 WHEN 条件条件3 :ELSE 表达式表达式n;例如：四选一电路例如：四选一电路 LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux44 IS PORT(i0,i1,i2,i3,a,b:IN STD_LOGIC;q:OUT STD_LOGIC);END mux44;54ARCHITECTURE aa OF mux44 IS SIGNAL sel:STD_LOGIC_VECTOR(1 DOWNTO 0);BEGIN sel=b

38、&a;q=i0 WHEN sel=00 ELSE i1 WHEN sel=01 ELSE i2 WHEN sel=10 ELSE i3 WHEN sel=11;END aa;a bi0qi1i2i355n选择信号代入选择信号代入 n对表达式进行测试，当表达式取值不同时，将使不同的值代对表达式进行测试，当表达式取值不同时，将使不同的值代入目的信号量入目的信号量 n格式格式 WITH 表达式表达式 SELECT 目的信号量目的信号量=表达式表达式1 WHEN 条件条件1 表达式表达式2 WHEN 条件条件2 :表达式表达式n WHEN 条件条件n;例如：四选一电路例如：四选一电路 56ARCHIT

39、ECTURE bb OF mux45 IS SIGNAL sel:INTEGER range 0 to 3;BEGIN WITH sel SELECT q=i0 WHEN 0,i1 WHEN 1,i2 WHEN 2,i3 WHEN 3;sel=0 WHEN a=0 AND b=0 ELSE 1 WHEN a=1 AND b=0 ELSE 2 WHEN a=0 AND b=1 ELSE 3 WHEN a=1 AND b=1;END bb;a bi0qi1i2i3选择选择信号信号代入代入条件条件信号信号代入代入57n并发过程调用语句并发过程调用语句n并并发发过过程程调调用用语语句句可可以以出出现现

40、在在构构造造体体中中，而而且且是是一一种种可可以以在进程之外执行在进程之外执行的过程调用语句。的过程调用语句。n并发过程调用是一个完整的语句，在它之前可以加标号；并发过程调用是一个完整的语句，在它之前可以加标号；n并并发发过过程程调调用用语语句句应应带带有有IN,OUT或或INOUT的的参参数数,它它们应该列在过程名后的括号内；们应该列在过程名后的括号内；n并发过程调用可以有多个返回值。并发过程调用可以有多个返回值。58ARCHITECTURE.BEGINvector_to_int(z,x_flag,q);END;ARCHITECTURE.BEGIN PROCESS(z,q)BEGIN vec

41、tor_to_int(z,x_flag,q);:END PROCESS;END;59几种语句的比较几种语句的比较 语句语句With-select-whenWhen-elseIf-elseCase-when选择条件选择条件一个信号的不一个信号的不同值，互斥同值，互斥多个信号多多个信号多种组合，不种组合，不必互斥必互斥多个信号多个信号多种组合，多种组合，不必互斥不必互斥一个信号的一个信号的不同值，互不同值，互斥斥语句属性语句属性并行并行并行并行顺序顺序顺序顺序用途用途编码、译码、编码、译码、多路选择器多路选择器优先编码器，优先编码器，地址译码器地址译码器优先编码优先编码器，地址器，地址译码器译码器

42、编码、译码、编码、译码、多路选择器多路选择器状态机状态机6034 VHDL语言构造体的描述方式语言构造体的描述方式 在在VHDL结结构体中，可以采用三种不同的描述方式构体中，可以采用三种不同的描述方式 n行为描述行为描述 nRTL描述描述(寄存器传输描述寄存器传输描述)n结构描述结构描述 341 行为描述行为描述 n高层次的功能描述，主要用于仿真和系统工作原理的研究高层次的功能描述，主要用于仿真和系统工作原理的研究。n只表示输入与输出间转换的行为，它不包含任何结构信息，即不必考只表示输入与输出间转换的行为，它不包含任何结构信息，即不必考虑在电路中到底是怎样实现的虑在电路中到底是怎样实现的。例如

43、：比较器的行为描述。例如：比较器的行为描述。61Library ieee;Use ieee.std_logic_1164.all;ENTITY compra IS PORT(a,b:in std_logic;equal:out std_logic);End compra;Architecture behavioral of eqcomp4 is begin comp:process(a,b)beginif a=b then equal=1;else equal=0;end if;end process comp;end behavioral;abequal62 342 数据流描述方式数据流描述

44、方式 n描述输入信号经过怎样的变换得到输出信号。描述输入信号经过怎样的变换得到输出信号。n以规定设计中的各种寄存器形式为特征以规定设计中的各种寄存器形式为特征,然后在寄存器之然后在寄存器之间插入组合逻辑。间插入组合逻辑。例如：例如：Architecturedataflow2ofeqcomp4is beginequaln1，b=n2,c=m);65例如：例如：architecture struct of eqcomp4 isbegin U0:xnor2 port map(a(0),b(0),x(0);U1:xnor2 port map(a(1),b(1),x(1);U2:xnor2 port m

45、ap(a(2),b(2),x(2);U3:xnor2 port map(a(3),b(3),x(3);U4:and4 port map(x(0),x(1),x(2),x(3),equal);end struct;66例如：例如：entity sample is port(ina,inb,inc,ind:in bit;q:out bit);end sample;architecture beha of sample is component and2 port(a,b:in bit;c:out bit);end component;signal u0_c,u1_c:bit;begin u0:an

46、d2 port map(ina,inb,u0_c);u1:and2 port map(inc,ind,u1_c);u2:and2 port map(u0_c,u1_c,q);end beha;6768例如：crc校验码生成系统的设计6970architecture beha of crc_top is component crcshift port();end component;component crctable port();end component;signal temp_index:std_logic_vector(7 downto 0);signal temp_table:std_logic_vector(15 downto 0);begin c1:crcshift port map();c2:crctable port map();end beha;71三种描述方式的比较描述方式优点缺点适用场合结构化描述连接关系清晰，电路模块化清晰电路不易理解、繁琐、复杂电路层次化设计数据流描述布尔函数定义明白不易描述复杂电路，修改不易小门数设计行为描述电路特性清楚明了进行综合效率相对较低大型复杂的电路模块设计72