数字电子技术 第四章 组合逻辑电路(1)cqlq.pptx

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1、4.1 4.1 概述 概述第四章 第四章 组合逻辑电路 组合逻辑电路、数字电路种类：逻辑电路根据输出信号对输入信号响应的不同分为两类：一类是组合逻辑电路，简称组合电路;另一类是时序逻辑电路，简称时序电路。2、组合逻辑电路定义：某一时刻电路的输出状态仅由该时刻电路的输入信号决定,而与该电路在此输入信号之前所具有的状态无关。从电路结构上来看，组合逻辑电路的输出端和输入端之间没有反馈回路。组合电路有两类问题：1.给定电路，分析其功能。2.根据要求，设计电路。组合电路的一般电路结构如右图所示。可用如下表达式表示：3、电路结构框图1）电路由逻辑门构成，不含记忆元件2）输出无反馈到输入的回路（不含反馈元件

2、）所以 输出与电路原来状态无关4、特点：某一时刻电路的输出状态不仅取决于该时刻电路的输入信号,还与该电路在此输入信号之前所具有的状态有关。时序电路（以后祥细讨论）4.2.1 4.2.1组合电路的分析方法1、由已知的逻辑图，写出相应的逻辑函数式；2、对函数式进行化简；3、根据化简后的函数式列真值表；4、找出其逻辑功能；5、评价与改进。（评价给定的逻辑电路是否经济、合理。）给定组合逻辑电路输出函数表达式列出真值表功能描述评价与改进简化函数表达式设计步骤用框图表示如下：4.2 4.2 组合逻辑电路的分析方法与设计方法 组合逻辑电路的分析方法与设计方法一、分析步骤：一、分析步骤：二、分析实例：二、分析

3、实例：分析下图4-1-1的逻辑功能。A B Ci 0 0 0 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 1 0 1 6 1 1 0 7 1 1 1真值表【例4.1】CO 0 0 0 1 0 1 1 1逻辑功能：一位二进制加法器。A为被加数，B为加数，Ci为低位的进位数。S为本位之和，CO是本位向高位的进位数。全加器CiCOAi Bi CiCi+1 Si0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 00 10 11 00 11 01 01 1三 个 输 入 变 量Ai、Bi、Ci，实 现 了Ai、Bi、Ci三 个 一 位 二 进

4、 制 数 的 加 法 运 算功 能，这 种 电 路 称 为 一 位 全 加 器。其 中，Ai、Bi分 别 为 两 个 一 位 二 进 制 数相 加 的 被 加 数、加 数，Ci为 低 位 向 本 位 的 进 位，Si为 本 位 和，Ci+1是 本 位向高位的进位。一位全加器的符号如图所示。Ai BiCi+1 Si0 00 11 01 10 00 10 11 0【例4.2】分析下图的逻辑功能。不考虑低位来的进位，即Ci=0，则这样的电路称为半加器半加器的符号逻辑电路表达式真值表逻辑功能考虑问题：如何用半加器构成全加器？例4.3 分析图所示电路的逻辑功能。输出表达式：B3B2B1B0 F3 F2

5、F1 F0 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 1 0 0 0 1 1 0 0 1 1 0 0 1 0 0 1 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 1 0 0 1 0 1 0 1 1 1 0 1 0 0 1 0 0 0 1 1 0 0 1 0 0 1 1 1 0 1 1 0 1 0 1 1 1 1 1 0 1 1 1 1 1 0 1 1 0 0 1 0 1 0 1 1 0 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 1 1 0 0 0自然二进制码 格雷码真值表电路功能：代码转换器，它将四位二进制代码转换为四位格

6、雷码。4.4 分析图电路的逻辑功能功能:一位二进制全加器例4.5 分析图所示电路的逻辑功能。F输出表达式：M=0M=1BGGB4.2.2 4.2.2组合逻辑电路的设计 组合逻辑电路的设计1、.对给出的逻辑设计问题，进行逻辑抽象。对给出的逻辑设计问题，进行逻辑抽象。即从逻辑的角度来描述设计问题的 即从逻辑的角度来描述设计问题的因果关系，再根据因果关系确定输入变量和输出变量，依据变量的状态进行逻辑 因果关系，再根据因果关系确定输入变量和输出变量，依据变量的状态进行逻辑赋值，确定哪种状态用逻辑 赋值，确定哪种状态用逻辑“0”“0”表示，哪种状态用逻辑 表示，哪种状态用逻辑“1”“1”表示，最后列出真

7、 表示，最后列出真值表。值表。2 2、根据真值表，写出设计问题的逻辑函数表达式。、根据真值表，写出设计问题的逻辑函数表达式。3 3、.选定器件类型用 选定器件类型用SSI SSI 逻辑门实现组合逻辑设计时，化简逻辑函数表达式，得 逻辑门实现组合逻辑设计时，化简逻辑函数表达式，得到最简的逻辑函数表达式，并变换成与器件种类相适应的形式；用 到最简的逻辑函数表达式，并变换成与器件种类相适应的形式；用MSI MSI 集成组件 集成组件实现组合逻辑设计时，应该把逻辑函数表达式变换成与所用器件的逻辑函数式相 实现组合逻辑设计时，应该把逻辑函数表达式变换成与所用器件的逻辑函数式相同或类似的形式，并用最少的器

8、件和最简单的连线构成电路。同或类似的形式，并用最少的器件和最简单的连线构成电路。4 4、按题目要求列最简与或、或适当形式的逻辑函数表达式，画出逻辑电路图。、按题目要求列最简与或、或适当形式的逻辑函数表达式，画出逻辑电路图。一、组合电路的设计步骤：逻辑抽象的主要工作1、分析事件的因果关系，确定输入变量和输出变量。2、定义逻辑状态的含义。（哪种状态用逻辑“0”表示，哪种状态用逻辑“1”表示。）3、根据给定的因果关系列出真值表。（一）、单输出组合逻辑电路的设计单输出组合逻辑电路就是电路只有一个输出。例4.6用“与非”门设计一个监视交通信号灯工作状态的逻辑电路。每一组信号灯由红、黄、绿三盏灯组成。任何

9、时刻必须有一盏灯亮，而且只允许有一盏灯亮。当出现其它点亮状态时，电路发生故障，这时要求发出故障信号，以提示维护人员去维修。实际上就是交通灯故障监测逻辑电路的设计 设计可分为单输出与多输出电路的设计二、组合逻辑电路的设计逻辑式化简卡诺图化简画逻辑电路图写最简逻辑式实际上，是组合逻辑电路分析的逆过程选定逻辑器件逻辑式变换根据题意列真值表逻辑抽象设计步骤用框图表示 用R、A、G 表示红、黄、绿三盏灯三个逻辑变量），用函数Z 表示故障信号。并约定，逻辑变量取值为1表示灯亮，取值为0表示灯灭；逻辑函数取值为1表示有故障，取值为0表示无故障。可用如下图表示：1、根据给定的逻辑功能建立真值表。单独亮正常其它

10、情况故障R A GR A GR A GR A G R A GR A GR A GR A G红灯R黄灯A绿灯G按给定的逻辑功能，可列出该逻辑问题的真值表R A G Z 0 0 0 1 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 列真值表RAG000 01111 10RARG11 1 11AG2、用卡诺图进行简化3、用基本逻辑门构成逻辑电路 若要求用与非门构成逻辑电路呢？4、用与非门构成逻辑电路Z&ARG&RAG000 01111 1011 1 1100 05、用与或非门构成逻辑电路在卡诺图圈0，得到Z的反函数，再对反函数取反。若

11、要求用与或非门构成逻辑电路呢？例4.7设计一个四位二进制偶校验的奇偶发生器和奇偶检测器1、根据给定的逻辑功能建立真值表。设偶校验发生器输入的四位二进制代码分别用A，B，C，D表示，输出的偶校验位用P 表示。则偶校验发生器的真值表如表所示。2、由真值表写出逻辑函数表达式，并化简。A B C D F 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 101101001100101103、根据逻辑函数

12、表达式画出逻辑电路图。(a)=1ABP=1CD=1(b)=1AB=1CD=1=1PF(a)偶 校 验 发 生 器 逻 辑 图(b)偶校验检测器逻辑图偶校验发生器 偶校验发生器能产生偶校验的校验位P，在偶校验发生器的基础上再增加一级“异或”门就可构成接收端的偶校验检测器 偶校验检测器，逻辑电路如图（b）所示。其中P 为偶校验发生器的偶校验位，根据“异或”的性质，当输出F 为0，说明数据传输正确，为1时说明数据传输有误。A B C DF 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1

13、 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 11010011000101111例4.8设计一个组合逻辑电路，用来判别献血者与受血者血型是否相容。血型相容规则如表所示，表中“”表示献血者与受血者血型相容。表 相容关系表 受血献血A B AB O ABABO 血型献血者AB受血者CDABABO0001101100011011 解 第一步：根据给定的逻辑功能建立真值表。根据题意，电路的输入变量为献血者的血型和受血者的血型。血型共四种，所以用两个变量的四种编码可进行区分。假设献血者的血型用A，B 来表示，受血者的血型用C，D 来表示，则血型编码如上表所示。

14、电路输出用F 表示，F=1 表示血型相容，F=0表示不相容。第三步：将逻辑函数表达式“最小项之和”的形式化简成最简的逻辑函数表达式。作出函数Z 的卡诺图如上图所示，用卡诺图化简得到函数的最简“与或”表达式为：根据相容规则，得到电路的真值表。第二步：根据真值表写出逻辑函数的“最小项之和”表达式。由上表所示的真值表，可写出逻辑函数Z 的“最小项之和”表达式为二、多输出组合逻辑电路的设计 多输出组合逻辑电路的设计，与单输出组合逻辑电路的设计方法和步骤基本相同。设计的关键是要把多输出看成一个整体，进行逻辑抽象时应从整体功能出发考虑输入和输出的逻辑关系；进行逻辑化简时，充分利用各输出函数之间的关系，找出

15、其“共享”部分，力求整体最简。3：根据逻辑函数表达式画出逻辑电路图(略)。在一些具体的逻辑函数中,对输入变量的某些组合(最小项)取值加以限制条件称为约束条件.记为:一般地,将约束条件中恒等于0的最小项称为约束项.CBA 设计一逻辑电路,用水箱中A,B,C三个水位检测器控制大小两个水泵ML和MS 的启 停工作状态.检测器露出水面,给出高电平,否则低电平.水位超过C两个水泵停;水位再BC之间MS单独工作;水位再AB之间ML单独工作;水位低于A两个水泵同时工作.例4.9A B C MS ML 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1制约关系 不

16、可 能不 可 能不 可 能不 可 能可 能可 能可 能可 能这些不可能出现的最小项的取值恒为0!0 01 01 10 1(约束条件)ML和MS的取值与是否加上了约束项没有关系,因此约束项又是逻辑函数式中的无关项.具有无关项的逻辑函数d d d d d dd dA B C MS ML 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1制约关系不 可 能不 可 能不 可 能不 可 能可 能可 能可 能可 能0 01 01 10 1(约束条件)ML和MS的取值与是否加上了约束项没有关系,因此约束项又是逻辑函数式中的无关项.d d d d d dd dMSA

17、BC00 01 11 1001dd d dMLABC00 01 11 1001dd d d1&BCA1MSML 化简时无关项可视作1，也可视作0来应用。借助无关项可将 方格圈至最大，圈数最少。A B C DF 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 11010011000101111例4.10 设计一个组合逻辑电路，用来判别献血者与受血者血型是否相容。血型相容规则如表所示，表中“”表示

18、献血者与受血者血型相容。表 相容关系表 受血献血A B AB O ABABO 血型献血者AB受血者CDABABO0001101100011011 解 第一步：根据给定的逻辑功能建立真值表。根据题意，电路的输入变量为献血者的血型和受血者的血型。血型共四种，所以用两个变量的四种编码可进行区分。假设献血者的血型用A，B 来表示，受血者的血型用C，D 来表示，则血型编码如上表所示。电路输出用F 表示，F=1 表示血型相容，F=0表示不相容。根据相容规则，得到电路的真值表。第二步：根据真值表写出逻辑函数的“最小项之和”表达式。由上表所示的真值表，可写出逻辑函数Z 的“最小项之和”表达式为第三步：将逻辑函

19、数表达式“最小项之和”的形式化简成最简的逻辑函数表达式。作出函数Z 的卡诺图如上图所示，用卡诺图化简得到函数的最简“与或”表达式为：3：根据逻辑函数表达式画出如上逻辑电路图。例4.11：半加器的设计（1）半加器真值（2）输出函数（3）逻辑图 输入 输出被加数A 加数B 和S 进位C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1（4）逻辑符号将用“异或”门实现的半加器改为用“与非”门实现函数表达式变换形式：用“与非”门实现半加器逻辑图如图所示：例4.12：三个工厂由甲、乙两个变电站供电，乙变电站的容量是甲变电站的两倍。若一个工厂用电，则由甲站供电，若2个工厂用电，由乙站供电，若

20、三个工厂同时用电，则甲、乙两站同时供电。试设计一个供电控制电路。A B C F1 F2 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1解：用A，B，C 表示三个工厂，当A，B，C为“1”时，表示用电，为“0”表示不用电。用F1、F2 表示甲、乙两个变电站，“1”为供电，“0”为不供电。第一步：根据给定的逻辑功能建立真值表。第二步：由真值表写出逻辑函数表达式，并化简。=1AB=1CF1F2逻辑电路图 全加器是实现例4.13：全加器的设计1、用用异或门适当的门完成逻辑电路2、与或非门组成

21、全加器 全加器逻辑符号全加器真值表 输入 输出 Ai Bi Ci Si Ci+1 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1一位二进制数一位二进制数低位来的进位相加和高位进位函数变换过程如下：由Si、C i+1式组成的逻辑电路如图所示。图 用异或门构成全加器 图 用与或非门组成全加器 在卡诺图中圈“0”得表达式3、同学自己用半加器和最少的门完成全加器逻辑电路 列真值表。全 减 器 有 三 个 输 入 变 量：被 减 数An、减 数Bn、低 位 向 本位 的 借 位C Cn；有 两

22、 个 输 出 变 量：本 位 差Dn、本 位 向 高 位 的 借位C n+1，其框图如图4-5(a)所示。表全减器真值表 An Bn CnCn+1 Dn0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 11 11 00 10 00 0 1 1【例4.14】设计一个一位全减器。图 4-5 全减器框图及K 图(a)框图;(b)Cn+1；(c)Dn 选器件。选用与或非门、异或门二种器件。写逻辑函数式。首 先 画 出Cn+1和Dn的K 图 如 图4-5(b)、(c)所 示，然 后 根据 选 用 的 三 种 器 件 将Cn+1、Dn分 别 化 简 为 相 应 的

23、函 数 式。由于 该 电 路 有 两 个 输 出 函 数，因 此 化 简 时 应 从 整 体 出 发，尽 量利 用 公 共 项 使 整 个 电 路 门 数 最 少，而 不 是 将 每 个 输 出 函 数 化为 最 简 当 用 与 或 非 门 实 现 电 路 时，利 用 圈0方 法 求 出 相 应 的与或非式为 当用异或门实现电路时，写出相应的函数式为 其中 为Dn和Cn+1的公共项。画出逻辑电路。图 4 6 全减器逻辑图 例4.15：试将8421BCD码转换成余3BCD码用与非门实现 8421码 余3码 B3 B2 B1 B0 E3 E2 E 1 E00 0 0 0 0 0 0 1 11 0

24、0 0 1 0 1 0 02 0 0 1 0 0 1 0 13 0 0 1 1 0 1 1 04 0 1 0 0 0 1 1 15 0 1 0 1 1 0 0 06 0 1 1 0 1 0 0 17 0 1 1 1 1 0 1 08 1 0 0 0 1 0 1 19 1 0 0 1 1 1 0 010 1 0 1 0 11 1 0 1 1 12 1 1 0 0 13 1 1 0 1 14 1 1 1 0 15 1 1 1 1（2）卡诺图（1）真值表（3）表达式（4）电路图（用与非门）（3）表达式余3码8421BCD码谢谢观看/欢迎下载BY FAITH I MEAN A VISION OF GOOD ONE CHERISHES AND THE ENTHUSIASM THAT PUSHES ONE TO SEEK ITS FULFILLMENT REGARDLESS OF OBSTACLES.BY FAITH I BY FAITH