第-章触发器与时序逻辑电路优秀文档.ppt

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1、第8章触发器与时序逻辑电路第第第第8 8章章章章 触发器与时序逻辑电路触发器与时序逻辑电路触发器与时序逻辑电路触发器与时序逻辑电路主要内容：8.1 8.1 双稳态触发器双稳态触发器双稳态触发器双稳态触发器 8.2 8.2 寄存器寄存器寄存器寄存器 8.3 8.3 计数器计数器计数器计数器 8.4 555 8.4 555定时器定时器定时器定时器第8章触发器与时序逻辑电路目的和要求：目的和要求：1 1 掌握双掌握双稳态稳态触触发发器的原理和分析；器的原理和分析；2 2 重重点点掌掌握握RSRS触触发发器器、D D触触发发器器和和JKJK触触发发器器的的原原理理和和应应用；用；3 3 掌握数掌握数码

2、码寄存器、移位寄存器的原理和寄存器、移位寄存器的原理和应应用；用；4 4 重点掌握二重点掌握二进进制制/十十进进制制计计数器原理及其数器原理及其应应用；用；5 掌握掌握N N进进制制计计数器原理及其数器原理及其应应用；用；6 重点掌握重点掌握555555定定时时器的原理和器的原理和应应用；用；第8章触发器与时序逻辑电路触发器是构成时序逻辑电路的基本逻辑部件。触发器是构成时序逻辑电路的基本逻辑部件。它有两个稳定的状态：它有两个稳定的状态：0状态和状态和1状态；状态；在不同的输入情况下，它可以被置成在不同的输入情况下，它可以被置成0状态或状态或1状态；状态；当输入信号消失后，所置成的状态能够保持不

3、变。当输入信号消失后，所置成的状态能够保持不变。所以，触发器可以记忆所以，触发器可以记忆1位二值信号。根据逻辑功能的位二值信号。根据逻辑功能的不同，触发器可以分为不同，触发器可以分为RS触发器、触发器、D触发器、触发器、JK触发器、触发器、T和和T触发器；按照结构形式的不同，又可分为基本触发器；按照结构形式的不同，又可分为基本RS触发器、同步触发器、主从触发器和边沿触发器。触发器、同步触发器、主从触发器和边沿触发器。8.1 双稳态触发器双稳态触发器第8章触发器与时序逻辑电路8.1.1 RS触发器触发器电电路路组组成成和和逻逻辑辑符符号号信号输入端，低电平有效。信号输入端，低电平有效。1、基本、

4、基本RS触发器触发器信号输出端，信号输出端，Q=0、Q=1的状态称的状态称0状态，状态，Q=1、Q=0的状态称的状态称1状态，状态，第8章触发器与时序逻辑电路工作原理工作原理10010 10第8章触发器与时序逻辑电路01100 101 01第8章触发器与时序逻辑电路0 101 0111101 1不变10第8章触发器与时序逻辑电路00110 0不定？0 101 011 1不变第8章触发器与时序逻辑电路功功能能表表基本基本RS触发器的特点触发器的特点（1）触触发发器器的的次次态态不不仅仅与与输输入入信信号号状状态态有有关关，而而且且与与触触发发器器原来的状态有关。原来的状态有关。（2）电电路路具具

5、有有两两个个稳稳定定状状态态，在在无无外外来来触触发发信信号号作作用用时时，电电路将保持原状态不变。路将保持原状态不变。（3）在在外外加加触触发发信信号号有有效效时时，电电路路可可以以触触发发翻翻转转，实实现现置置0或置或置1。（4）在在稳稳定定状状态态下下两两个个输输出出端端的的状状态态和和必必须须是是互互补补关关系系，即即有约束条件。有约束条件。第8章触发器与时序逻辑电路C0时，触发器保持原来状态不变。时，触发器保持原来状态不变。C1时，工作情况与基本时，工作情况与基本RS触发器相同。触发器相同。2、同步、同步RS触发器触发器第8章触发器与时序逻辑电路功能表功能表在数字电路中，凡根据输入信

6、号R、S情况的不同，具有置0、置1和保持功能的电路，都称为RS触发器。第8章触发器与时序逻辑电路主主要要特特点点波波形形图图（1）时时钟钟电电平平控控制制。在在CP1期期间间接接收收输输入入信信号号，CP0时时状状态态保保持持不不变变，与与基基本本RS触触发发器器相相比比，对对触触发发器器状状态态的的转转变变增增加加了时间控制。了时间控制。（2）R、S之之间间有有约约束束。不不能能允允许许出出现现R和和S同同时时为为1的的情情况况，否否则会使触发器处于不确定的状态。则会使触发器处于不确定的状态。不变不变不变不不不不定定定定置1置0置1第8章触发器与时序逻辑电路3、计数式、计数式RS触发器触发器

7、设触发器的初始状态为0。根据同步RS触发器的逻辑功能可知，第1个时钟脉冲C到来时，因R=Q=0、S=Q=1，所以触发器状态翻转为1，即R=Q=1、S=Q=0；第2个时钟脉冲C到来时，触发器状态翻转为0，即R=Q=0、S=Q=1。由此可见，每输入一个时钟脉冲C，触发器状态翻转一次，故称为计数式RS触发器，计数式触发器常用来累计时钟脉冲C的个数。第8章触发器与时序逻辑电路8.1.2 D触发器触发器1 1、同步、同步、同步、同步D D触发器触发器触发器触发器C=0时触发器状态保持不变。时触发器状态保持不变。C=1时，根据同步时，根据同步RS触发器的逻触发器的逻辑功能可知，如果辑功能可知，如果D=0，

8、则，则R=1，S=0，触发器置触发器置0；如果；如果D=1，则，则R=0，S=1，触发器置触发器置1。第8章触发器与时序逻辑电路波波形形图图在在数数字字电电路路中中，凡凡在在CP时时钟钟脉脉冲冲控控制制下下，根根据据输输入入信信号号D情况的不同，具有置情况的不同，具有置0、置、置1功能的电路，都称为功能的电路，都称为D触发器触发器。CP=1期间有效期间有效第8章触发器与时序逻辑电路2 2、维持阻塞、维持阻塞、维持阻塞、维持阻塞D D触发器触发器触发器触发器（1）D=0。当当C=0时时，G3、G4和和G6的的输输出出均均为为1，G5输输出出为为0，触触发发器器的的状状态态不不变变。当当C从从0上

9、上跳跳为为1，即即C=1时时，G3、G5和和G6的输出不变，的输出不变，G4输出由输出由1变为变为0，使触发器置，使触发器置0。（2）D=1。当当C=0时时，G3和和G4的的输输出出为为1，G6的的输输出出为为0，G5的的输输出出为为1，触触发发器器的的状状态态不不变变。当当C=1时时，G3的的输输出出由由1变变为为0，使触发器置，使触发器置1。第8章触发器与时序逻辑电路维维持持阻阻塞塞D触触发发器器具具有有在在时时钟钟脉脉冲冲上上升升沿沿触触发发的的持持点点，其其逻逻辑辑功功能能为为：输输出出端端Q的的状状态态随随着着输输入入端端D的的状状态态而而变变化化，但但总总比比输输入入端端状状态态的

10、的变变化化晚晚一一步步，即即某某个个时时钟钟脉脉冲冲来来到到之之后后Q的状态和该脉冲来到之前的状态和该脉冲来到之前D的状态一样。即有：的状态一样。即有：逻辑符号逻辑符号波形图波形图Q Qn n+1+1=D D C C上升沿时刻有效上升沿时刻有效上升沿时刻有效上升沿时刻有效第8章触发器与时序逻辑电路8.1.3 主从主从JK触发器触发器工作原理工作原理0 01 1（1）接收输入信号的过程。C=1时，主触发器被打开，可以接收输入信号J、K，其输出状态由输入信号的状态决定。但由于C=0，从触发器被封锁，无论主触发器的输出状态如何变化，对从触发器均无影响，即触发器的输出状态保持不变。第8章触发器与时序逻

11、辑电路0 01 1（2）输出信号过程当C下降沿到来时，即C由1变为0时，主触发器被封锁，无论输入信号如何变化，对主触发器均无影响，即在C=1期间接收的内容被存储起来。同时，由于C由0变为1，从触发器被打开，可以接收由主触发器送来的信号，其输出状态由主触发器的输出状态决定。在C=0期间，由于主触发器保持状态不变，因此受其控制的从触发器的状态也即Q、Q的值当然不可能改变。第8章触发器与时序逻辑电路逻辑功能分析逻辑功能分析（1）J=0、K=0。设设触触发发器器的的初初始始状状态态为为0，此此时时主主触触发发器器的的R1=0、S1=0，在在C=1时时主主触触发发器器保保持持0状状态态不不变变；当当C从

12、从1变变0时时，由由于于从从触触发发器器的的R2=1、S2=0，也也保保持持为为0状状态态不不变变。如如果果触触发发器器的的初初始始状状态态为为1，当当C从从1变变0时时，触触发发器器则则保保持持1状状态态不不变变。可可见见不不论论触触发器原来的状态如何，当发器原来的状态如何，当J=K=0时，触发器的状态均保持不变。时，触发器的状态均保持不变。第8章触发器与时序逻辑电路（2）J=0、K=1。设设触触发发器器的的初初始始状状态态为为0，此此时时主主触触发发器器的的R1=0、S1=0，在在C=1时时主主触触发发器器保保持持0状状态态不不变变；当当C从从1变变0时时，由由于于从从触触发发器器的的R2

13、=1、S2=0，也也保保持持为为0状状态态不不变变。如如果果触触发发器器的的初初始始状状态态为为1，则则由由于于R1=1、S1=0，在在C=1时时将将主主触触发发器器翻翻转转为为0状状态态；当当C从从1变变0时时，从从触触发发器器状状态态也也翻翻转转为为0状状态态。可可见见不不论论触触发发器器原原来来的的状状态态如如何何，当当J=0、K=1时时，输输入入时时钟钟脉脉冲冲C后后，触触发发器器的的状状态均为态均为0状态。状态。第8章触发器与时序逻辑电路（3）J=1、K=0。设触发器的初始状态为0，此时主触发器的R1=0、S1=1，在C=1时主触发器翻转为1状态；当C从1变0时，由于从触发器的R2=

14、0、S2=1，翻转为1状态。如果触发器的初始状态为1，则由于R1=0、S1=0，在C=1时主触发器状态保持1状态不变；当C从1变0时，由于从触发器的R2=0、S2=1，从触发器状态也状态保持1状态不变。可见不论触发器原来的状态如何，当J=1、K=0时，输入时钟脉冲C后，触发器的状态均为1状态。第8章触发器与时序逻辑电路（4）J=1、K=1。设触发器的初始状态为0，此时主触发器的R1=0、S1=1，在C=1时主触发器翻转为1状态；当C从1变0时，由于从触发器的R2=0、S2=1，翻转为1状态。如果触发器的初始状态为1，则由于R1=1、S1=0，在C=1时将主触发器翻转为0状态；当C从1变0时，由

15、于从触发器的R2=1、S2=0，从触发器状态也翻转为0状态。可见不论触发器原来的状态如何，当J=1、K=1时，输入时钟脉冲C后，触发器的状态必定与原来的状态相反。由于每来一个时钟脉冲C触发器状态翻转一次，所以这种情况下的JK触发器具有计数功能。第8章触发器与时序逻辑电路功功能能表表波形图波形图第8章触发器与时序逻辑电路8.1.4 触发器逻辑功能的转换触发器逻辑功能的转换在双稳态触发器中，除了RS触发器和JK触发器外，根据电路结构和工作原理的不同，还有众多具有不同逻辑功能的触发器。根据实际需要，可将某种逻辑功能的触发器经过改接或附加一些门电路后，转换为另一种逻辑功能的触发器。第8章触发器与时序逻

16、辑电路可见不论触发器原来的状态如何，当J=0、K=1时，输入时钟脉冲C后，触发器的状态均为0状态。C0时，触发器保持原来状态不变。异步计数器结构简单，但计数速度较慢。用74LS161构成8421码60进制和24进制计数器设触发器的初始状态为0。当C从1变0时，由于从触发器的R2=1、S2=0，也保持为0状态不变。ui到来时，因为uiUCC/3，使A20，触发器置1，uo又由0变为1，电路进入暂稳态。无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP上升沿到来，加在并行数据输入端的数据D0D3，就立即被送入进寄存器中，即有：如果触发器的初始状态为1，则由于R1=1、S1=0，在C=1时将主触

17、发器翻转为0状态；0 1当uc上升到2UCC/3时，uo=0，V导通，C通过R2和T放电，uc下降。在不同的输入情况下，它可以被置成0状态或1状态；（1）J=0、K=0。F0每输入一个时钟脉冲翻转一次n个触发器可以组成n位二进制计数器，可以累计2n个时钟脉冲。由此可见，每输入一个时钟脉冲C，触发器状态翻转一次，故称为计数式RS触发器，计数式触发器常用来累计时钟脉冲C的个数。JK触发器触发器D触发器触发器第8章触发器与时序逻辑电路JK触发器触发器T触发器触发器第8章触发器与时序逻辑电路JK触发器触发器T触发器触发器T触发器的逻辑功能：每来一个时钟脉冲翻转一次。触发器的逻辑功能：每来一个时钟脉冲翻

18、转一次。D触发器触发器T触发器触发器第8章触发器与时序逻辑电路在数字电路中，用来存放二进制数据或代码的电路称为在数字电路中，用来存放二进制数据或代码的电路称为寄存器寄存器寄存器寄存器。寄寄存存器器是是由由具具有有存存储储功功能能的的触触发发器器组组合合起起来来构构成成的的。一一个个触触发发器器可可以以存存储储1位位二二进进制制代代码码，存存放放n位位二二进进制制代代码码的的寄寄存存器器，需需用用n个触发器来构成。个触发器来构成。按按照照功功能能的的不不同同，可可将将寄寄存存器器分分为为数数码码寄寄存存器器和和移移位位寄寄存存器器两两大大类类。数数数数码码码码寄寄寄寄存存存存器器器器只只能能并并

19、行行送送入入数数据据，需需要要时时也也只只能能并并行行输输出出。移移移移位位位位寄寄寄寄存存存存器器器器中中的的数数据据可可以以在在移移位位脉脉冲冲作作用用下下依依次次逐逐位位右右移移或或左左移移，数数据据既既可可以以并并行行输输入入、并并行行输输出出，也也可可以以串串行行输输入入、串串行行输输出出，还还可可以以并并行行输输入入、串串行行输输出出，串串行行输输入入、并并行行输输出出，十十分分灵灵活活，用途也很广。用途也很广。8.2 寄存器寄存器第8章触发器与时序逻辑电路 数码寄存器数码寄存器无论寄存器中原来的内容是什么，只要送数控制时钟脉冲无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP

20、上升上升沿到来，加在并行数据输入端的数据沿到来，加在并行数据输入端的数据D0D3，就立即被送入进寄，就立即被送入进寄存器中，即有：存器中，即有：第8章触发器与时序逻辑电路设触发器的初始状态为0，此时主触发器的R1=0、S1=1，在C=1时主触发器翻转为1状态；当C从1变0时，由于从触发器的R2=1、S2=0，从触发器状态也翻转为0状态。C0时，触发器保持原来状态不变。0 1触发器是构成时序逻辑电路的基本逻辑部件。0 1同步RS触发器：RS=00时时保持01时置1、10时置0、11时不定，C=1时有效。同时，由于C由0变为1，从触发器被打开，可以接收由主触发器送来的信号，其输出状态由主触发器的输

21、出状态决定。根据存入或取出数据的方式不同，可分为数码寄存器和移位寄存器。选用4个C下降沿触发的JK触发器F0、F1、F2、F3。异步计数器结构简单，但计数速度较慢。接通UCC后瞬间，UCC通过R对C充电，当uc上升到2UCC/3时，比较器A1输出为0，将触发器置0，uo0。由此可见，每输入一个时钟脉冲C，触发器状态翻转一次，故称为计数式RS触发器，计数式触发器常用来累计时钟脉冲C的个数。设触发器的初始状态为0，此时主触发器的R1=0、S1=1，在C=1时主触发器翻转为1状态；无稳态触发器是一种自激振荡电路，不需要外加输入信号，就可以自动地产生出矩形脉冲。T触发器：每来一个时钟脉冲C翻转一次。C

22、=0时触发器状态保持不变。第8章 触发器与时序逻辑电路如此重复上述过程，在输出端uo产生了连续的矩形脉冲。基本RS触发器：RS=00时不定、01时置0、10时置L 11时保持，R、S直接控制。高位片计数到3（0011）时，低位片所计数为163=48，之后低位片继续计数到12（1100），与非门输出0，将两片计数器同时清零。R=1、UTH2UCC/3、UTRUCC/3时，RD=0、SD=1，Q=1、Q=0，uo=0，V饱和导通。(2)时序电路的特点是：在任何时刻的输出不仅和输入有关，而且还决定于电路原来的状态。设触发器的初始状态为0，此时主触发器的R1=0、S1=0，在C=1时主触发器保持0状态

23、不变；（2）电路具有两个稳定状态，在无外来触发信号作用时，电路将保持原状态不变。在存数操作之前，先用RD（负脉冲）将各个触发器清零。设电路的初始状态为Q0Q1Q2=001，试画出前8个时钟脉冲C作用期间Q0、Q1、Q2的波形。它有两个稳定的状态：0状态和1状态；但由于C=0，从触发器被封锁，无论主触发器的输出状态如何变化，对从触发器均无影响，即触发器的输出状态保持不变。R=1、UTH2UCC/3、UTRUCC/3时，RD=0、SD=1，Q=1、Q=0，uo=0，V饱和导通。8.2.2 移位寄存器移位寄存器1 1、4 4位右移移位寄存器位右移移位寄存器并行输出在存数操作之前，先用在存数操作之前，

24、先用RD（负脉冲）将各个触发器清零。当出现（负脉冲）将各个触发器清零。当出现第第1个移位脉冲时，待存数码的最高位和个移位脉冲时，待存数码的最高位和4个触发器的数码同时右个触发器的数码同时右移移1位，即待存数码的最高位存入位，即待存数码的最高位存入Q0，而寄存器原来所存数码的最，而寄存器原来所存数码的最高位从高位从Q3输出；出现第输出；出现第2个移位脉冲时，待存数码的次高位和寄存个移位脉冲时，待存数码的次高位和寄存器中的器中的4位数码又同时右移位数码又同时右移1位。依此类推，在位。依此类推，在4个移位脉冲作用下，个移位脉冲作用下，寄存器中的寄存器中的4位数码同时右移位数码同时右移4次，待存的次，

25、待存的4位数码便可存入寄存器。位数码便可存入寄存器。第8章触发器与时序逻辑电路2 2、4 4位左移移位寄存器位左移移位寄存器并行输出第8章触发器与时序逻辑电路例例 电路如图所示。设电路的初始状态为电路如图所示。设电路的初始状态为Q0Q1Q2=001，试画出，试画出前前8个时钟脉冲个时钟脉冲C作用期间作用期间Q0、Q1、Q2的波形。的波形。解解 根据电路的接法和右移移位寄存器的逻辑功能，可列出图示电路的逻辑状态表。按照状态表即可画出Q0、Q1、Q2的波形。第8章触发器与时序逻辑电路例 电路如图所示。设电路的初始状态为Q0Q1Q2=000，试画出前8个时钟脉冲C作用期间Q0、Q1、Q2的波形。电路

26、的状态表：电路的波形图：第8章触发器与时序逻辑电路3 3、集成集成双向双向移位移位寄存寄存器器74LS174LS19494第8章触发器与时序逻辑电路由由74LS1974LS194 4构成构成的能自的能自启动的启动的4位环位环形计数形计数器器波波波波形形形形图图图图第8章触发器与时序逻辑电路8.3 计数器计数器能够记忆输入脉冲个数的电路称为能够记忆输入脉冲个数的电路称为计数器计数器计数器计数器。计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器N进制计数器第8章触发器与时序逻辑电路8.3.1 二进制计

27、数器二进制计数器1 1、异步二进制计数器、异步二进制计数器3位异步二进制加法计数器位异步二进制加法计数器由由于于3个个触触发发器器都都接接成成了了T触触发发器器，所所以以最最低低位位触触发发器器F0每每来来一一个个时时钟钟脉脉冲冲的的下下降降沿沿（即即C由由1变变0）时时翻翻转转一一次次，而而其其他他两两个个触触发发器器都都是是在在其其相相邻邻低低位位触触发发器器的的输输出出端端Q由由1变变0时时翻转，即翻转，即F1在在Q0由由1变变0时翻转，时翻转，F2在在Q1由由1变变0时翻转。时翻转。第8章触发器与时序逻辑电路波形图波形图F0每输入一个时钟脉冲翻转一次。每输入一个时钟脉冲翻转一次。F1在

28、在Q0由由1变变0时翻转。时翻转。F2在在Q1由由1变变0时翻转。时翻转。二分频二分频四分频四分频八分频八分频第8章触发器与时序逻辑电路从从状状态态表表或或波波形形图图可可以以看看出出，从从状状态态000开开始始，每每来来一一个个计计数数脉脉冲冲，计计数数器器中中的的数数值值便便加加1，输输入入8个个计计数数脉脉冲冲时时，就就计计满满归归零零，所所以以作作为为整整体体，该该电电路路也也可可称称为为八八进进制计数器。制计数器。由由于于这这种种结结构构计计数数器器的的时时钟钟脉脉冲冲不不是是同同时时加加到到各各触触发发器器的的时时钟钟端端，而而只只加加至至最最低低位位触触发发器器，其其他他各各位位

29、触触发发器器则则由由相相邻邻低低位位触触发发器器的的输输出出Q来来触触发发翻翻转转，即即用用低低位位输输出出推推动动相相邻邻高高位位触触发发器器，3个个触触发发器器的的状状态态只只能能依依次次翻翻转转，并并不不同同步步，这这种种结结构构特特点点的的计计数数器器称称为为异异步步计计数数器器。异异步步计计数数器器结结构构简简单，但计数速度较慢。单，但计数速度较慢。状态表状态表第8章触发器与时序逻辑电路用上升沿触发的用上升沿触发的D D触发器构成的触发器构成的4 4位异步二进制位异步二进制加法计数器及其波形图加法计数器及其波形图F0每输入一个时钟脉冲翻转一次。每输入一个时钟脉冲翻转一次。F1在在Q0

30、由由1变变0时翻转，时翻转，F2在在Q1由由1变变0时翻转，时翻转，F3在在Q2由由1变变0时翻转。时翻转。第8章触发器与时序逻辑电路3位异步二进制减法计数器位异步二进制减法计数器F0每输入一个时钟脉冲翻转一次，每输入一个时钟脉冲翻转一次，F1在在Q0由由1变变0时翻转，时翻转，F2在在Q1由由1变变0时翻转。时翻转。第8章触发器与时序逻辑电路2 2、同步二进制计数器、同步二进制计数器3 3个个个个JKJK触发器都接成触发器都接成触发器都接成触发器都接成T T触发器触发器触发器触发器第8章触发器与时序逻辑电路F0每输入一个时钟脉冲翻转一次每输入一个时钟脉冲翻转一次F1在在Q0=1时，在下一个时

31、，在下一个C触发沿到触发沿到来时翻转。来时翻转。F2在在Q0=Q1=1时，在下一个时，在下一个C触发触发沿到来时翻转。沿到来时翻转。8.3.2 十进制计数器十进制计数器选用选用4个个C下降沿触发的下降沿触发的JK触发器触发器F0、F1、F2、F3。1 1、同步十进制加法计数器、同步十进制加法计数器F0：每来一个计数脉冲C翻转一次，。F2：在：在Q0 和和Q1都为都为1时，再来一个计数脉时，再来一个计数脉冲才翻转，冲才翻转，。F3：在：在Q0、Q1和和Q2都为都为1时，再来一时，再来一个计数脉冲个计数脉冲C才翻转，但在第才翻转，但在第10个脉个脉冲到来时冲到来时Q3应由应由1变为变为0，F1：在

32、Q0为1时，再来一个计数脉冲C才翻转，但在Q3为1时不得翻转，、。第8章触发器与时序逻辑电路驱动方程：第8章触发器与时序逻辑电路2 2、异步十进制加法计数器、异步十进制加法计数器第8章触发器与时序逻辑电路8.3.3 N进制计数器进制计数器1 1、由触发器构成、由触发器构成N N进制计数器进制计数器由触发器组成的N进制计数器的一般分析方法是：对于同步计数器，由于计数脉冲同时接到每个触发器的时钟输入端，因而触发器的状态是否翻转只需由其驱动方程判断。而异步计数器中各触发器的触发脉冲不尽相同，所以触发器的状态是否翻转除了考虑其驱动方程外，还必须考虑其时钟输入端的触发脉冲是否出现。第8章触发器与时序逻辑

33、电路例：分析图示计数器为几进制计数器。第8章触发器与时序逻辑电路列状态表的过程如下：首先假设计数器的初始状态，如000，并依此根据驱动方程确定J、K的值，然后根据J、K的值确定在计数脉冲C触发下各触发器的状态。在第1个计数脉冲C触发下各触发器的状态为001，按照上述步骤反复判断，直到第5个计数脉冲C时，计数器的状态又回到初始状态000。即每来5个计数脉冲计数器状态重复一次，所以该计数器为五进制计数器。第8章触发器与时序逻辑电路例：分析图示计数器为几进制计数器。例：分析图示计数器为几进制计数器。第8章触发器与时序逻辑电路列异步计数器状态表与同步计数器不同之处在于：决定触发器的状态，除了要看其J、

34、K的值，还要看其时钟输入端是否出现触发脉冲下降沿。从状态表可以看出该计数器也是五进制计数器。第8章触发器与时序逻辑电路2 2、由集成计数器构成、由集成计数器构成N N进制计数器进制计数器4位集成同步二进制加法计数器位集成同步二进制加法计数器74LS161CR=0时异步清零。CR=1、LD=0时同步置数。CR=LD=1且CPT=CPP=1时，按4位自然二进制码同步计数。CR=LD=1且CPTCPP=0时，计数器状态保持不变。第8章触发器与时序逻辑电路用集成计数器构成用集成计数器构成N进制计数器的方法：利用清零端或置数端，进制计数器的方法：利用清零端或置数端，让电路跳过某些状态来获得让电路跳过某些

35、状态来获得N进制计数器。进制计数器。用用74LS161构成十二进制计数器构成十二进制计数器将状态1100反馈到清零端归零将状态1011反馈到清零端归零第8章触发器与时序逻辑电路用异步归零构成十二进用异步归零构成十二进制计数器，存在一个极制计数器，存在一个极短暂的过渡状态短暂的过渡状态1100。十。十二进制计数器从状态二进制计数器从状态0000开始计数，计到状开始计数，计到状态态1011时，再来一个计数时，再来一个计数脉冲脉冲C，电路应该立即归，电路应该立即归零。然而用异步归零法零。然而用异步归零法所得到的十二进制计数所得到的十二进制计数器，不是立即归零，而器，不是立即归零，而是先转换到状态是先

36、转换到状态1100，借，借助助1100的译码使电路归零，的译码使电路归零，随后变为初始状态随后变为初始状态0000。第8章触发器与时序逻辑电路高位片计数到高位片计数到3（0011）时，低位片所计数为）时，低位片所计数为163=48，之后低位片继续，之后低位片继续计数到计数到12（1100），与非门输出），与非门输出0，将两片计数器同时清零。，将两片计数器同时清零。1616=256用用74LS161构成构成256进制和进制和60进制计数器进制计数器第8章触发器与时序逻辑电路用用74LS161构成构成8421码码60进制和进制和24进制计数器进制计数器第8章触发器与时序逻辑电路集集成成异异步步十十

37、进进制制计计数数器器74LS90第8章触发器与时序逻辑电路异异步步计计数数器器一一般般没没有有专专门门的的进进位位信信号号输输出出端端，通通常常可可以以用用本本级级的的高高位位输输出出信信号号驱驱动动下下一一级级计计数数器器计计数数，即即采采用用串串行行进进位位方方式式来扩展容量。来扩展容量。100100进制计数器进制计数器进制计数器进制计数器用用74LS90构成构成N进制计数器进制计数器第8章触发器与时序逻辑电路6060进制计数器进制计数器进制计数器进制计数器6464进制计数器进制计数器进制计数器进制计数器第8章触发器与时序逻辑电路8.4 555定时器定时器8.4.1 555定时器的结构和工

38、作原理定时器的结构和工作原理低低低低电平触发端高高高高电平触发端电压控制端复位端低低低低电平有效放电端4.516V第8章触发器与时序逻辑电路001R=0时，Q=1、Q=0，uo=0，V导通。第8章触发器与时序逻辑电路R=0时，Q=1、Q=0，uo=0，V饱和导通。R=1、UTH2UCC/3、UTRUCC/3时，RD=0、SD=1，Q=1、Q=0，uo=0，V饱和导通。2UCC/3UCC/30011第8章触发器与时序逻辑电路R=0时，Q=1、Q=0，uo=0，V饱和导通。R=1、UTH2UCC/3、UTRUCC/3时，RD=0、SD=1，Q=1、Q=0，uo=0，V饱和导通。2UCC/3UCC/

39、31001R=1、UTH2UCC/3、UTRUCC/3时，RD=1、SD=1，Q、Q不变，uo不变，V状态不变。11第8章触发器与时序逻辑电路R=0时，Q=1、Q=0，uo=0，V饱和导通。R=1、UTH2UCC/3、UTRUCC/3时，RD=0、SD=1，Q=1、Q=0，uo=0，V饱和导通。2UCC/3UCC/31100R=1、UTH2UCC/3、UTRUCC/3时，RD=1、SD=1，Q、Q不变，uo不变，V状态不变。R=1、UTH2UCC/3、UTRUCC/3时，RD=1、SD=0，Q=0、Q=1，uo=1，V截止。第8章触发器与时序逻辑电路8.4.2 555定时器的应用定时器的应用1

40、、由、由555定时器构成单稳态触发器定时器构成单稳态触发器第8章触发器与时序逻辑电路接接通通UCC后后瞬瞬间间，UCC通通过过R对对C充充电电，当当uc上上升升到到2UCC/3时时，比比较较器器A1输输出出为为0，将将触触发发器器置置0，uo0。这这时时Q=1，放电管，放电管V导通，导通，C通过通过V放电，电路进入稳态。放电，电路进入稳态。ui到到来来时时，因因为为uiUCC/3，使使A20，触触发发器器置置1，uo又又由由0变变为为1，电电路路进进入入暂暂稳稳态态。由由于于此此时时Q=0，放放电电管管V截截止止，UCC经经R对对C充充电电。虽虽然然此此时时触触发发脉脉冲冲已已消消失失，比比较

41、较器器A2的的输输出出变变为为1，但但充充电电继继续续进进行行，直直到到uc上上升升到到2UCC/3时时，比比较较器器A1输输出出为为0，将将触触发发器器置置0，电电路路输输出出uo0，V导导通通，C放放电电，电路恢复到稳定状态。电路恢复到稳定状态。第8章触发器与时序逻辑电路单稳态触发器的应用单稳态触发器的应用延迟与定时延迟与定时延迟与定时延迟与定时整整整整形形形形第8章触发器与时序逻辑电路2 2、由、由555555定时器构成无稳态触发器定时器构成无稳态触发器接接通通UCC后后，UCC经经R1和和R2对对C充充电电。当当uc上上升升到到2UCC/3时时，uo=0，V导导通通，C通通过过R2和和

42、T放放电电，uc下下降降。当当uc下下降降到到UCC/3时时，uo又又由由0变变为为1，V截截止止，UCC又又经经R1和和R2对对C充充电电。如如此此重重复复上上述述过过程程，在在输输出出端端uo产产生生了了连连续续的矩形脉冲。的矩形脉冲。第8章触发器与时序逻辑电路第8章触发器与时序逻辑电路无稳态触发器的应用：无稳态触发器的应用：无稳态触发器的应用：无稳态触发器的应用：模拟声响电路模拟声响电路模拟声响电路模拟声响电路将振荡器将振荡器的输出电压的输出电压uo1，接到振荡器，接到振荡器中中555定时器的复定时器的复位端（位端（4脚），当脚），当uo1为高电平时振荡器为高电平时振荡器振荡，为低电平时

43、振荡，为低电平时555定时器复位，振荡器定时器复位，振荡器停止震荡。停止震荡。第8章触发器与时序逻辑电路3 3、由、由555555定时器构成施密特触发器定时器构成施密特触发器第8章触发器与时序逻辑电路第8章触发器与时序逻辑电路第8章触发器与时序逻辑电路施密特触发器的应用施密特触发器的应用第8章触发器与时序逻辑电路本章小结本章小结(1)(1)双双稳稳态态触触发发器器是是数数字字电电路路的的极极其其重重要要的的基基本本单单元元，它它有有两两个个稳稳定定状状态态，在在外外界界信信号号作作用用下下，可可以以从从一一个个稳稳态态转转变变为为另另一一个个稳稳态态；无无外外界界信信号号作作用用时时状状态态保

44、保持持不不变变。因因此此，双双稳稳态态触触发发器器可可以以作作为为二二进进制制存存储储单单元元使用。各种不同双稳态触发器的逻辑功能为：使用。各种不同双稳态触发器的逻辑功能为：基基本本RSRS触触发发器器：RS=00RS=00时时不不定定、0101时时置置0 0、1010时时置置L L 1111时时保保持持，R R、S S直接控制。直接控制。同同步步RSRS触触发发器器：RS=00RS=00时时时时保保持持0101时时置置1 1、1010时时置置0 0、1111时时不不定定，C=1C=1时有效。时有效。主主从从JKJK触触发发器器：JK=00JK=00时时保保持持、0101时时置置0 0、101

45、0时时置置1 1、1111时时翻翻转转，时钟脉冲时钟脉冲C C的触发沿到来时刻有效。的触发沿到来时刻有效。D D触发器：触发器：D=0D=0时置时置0 0、D=1D=1时置时置1 1，时钟脉冲，时钟脉冲C C的触发沿到来时刻有效。的触发沿到来时刻有效。T T触触发发器器：T=0T=0时时保保持持、T=1T=1时时翻翻转转，时时钟钟脉脉冲冲C C的的触触发发沿沿到到来来时时刻刻有有效。效。T触发器：每来一个时钟脉冲触发器：每来一个时钟脉冲C翻转一次。翻转一次。第8章触发器与时序逻辑电路 (2)(2)时时序序电电路路的的特特点点是是：在在任任何何时时刻刻的的输输出出不不仅仅和和输输入入有有关关，而

46、而且且还还决决定定于于电电路路原原来来的的状状态态。为为了了记记忆忆电电路路的的状状态态，时时序序电电路路必必须包含有存储电路。存储电路通常以触发器为基本单元电路构成。须包含有存储电路。存储电路通常以触发器为基本单元电路构成。(3)寄存器是用来暂存数据的逻辑部件。根据存入或取出数据的寄存器是用来暂存数据的逻辑部件。根据存入或取出数据的方式不同，可分为数码寄存器和移位寄存器。数码寄存器在一个方式不同，可分为数码寄存器和移位寄存器。数码寄存器在一个时钟脉冲时钟脉冲C的作用下，各位数码可同时存入或取出。移位寄存器的作用下，各位数码可同时存入或取出。移位寄存器在一个时钟脉冲在一个时钟脉冲C的作用下，只

47、能存入或取出一位数码，的作用下，只能存入或取出一位数码，n位数码位数码必须用必须用n个时钟脉冲作用才能全部存入或取出。某些型号的集成寄个时钟脉冲作用才能全部存入或取出。某些型号的集成寄存器具有左移、右移、清零。数据并入、并出、串入、串出等多存器具有左移、右移、清零。数据并入、并出、串入、串出等多种逻辑功能。种逻辑功能。第8章触发器与时序逻辑电路(4)(4)计计数数器器是是用用来来累累计计脉脉冲冲数数目目的的逻逻辑辑部部件件。按按照照不不同同的的分分类类方方式式，有有多多种种类类型型的的计计数数器器。n n个个触触发发器器可可以以组组成成n n位位二二进进制制计计数数器器，可可以以累累计计2n2

48、n个个时时钟钟脉脉冲冲。4 4个个触触发发器器可可以以组组成成1 1位位十十进进制制计计数数器器，n n位位十十进进制制计计数数器器由由4n4n个个触触发发器器组组成成。计计数数脉脉冲冲同同时时作作用用在在所所有有触触发发器器C C端端的的为为同同步步计计数数器器，否否则则为为异异步步计计数数器器。集集成成计计数数器器还还具具有有清清零零、置置数数等等多多种种逻逻辑辑功功能能，用用同同步步归归零零法法或或异异步步归归零零法法可可以以很很方方便便地地实实现现N N进进制制计计数器。数器。(5)555定时器是将电压比较器、触发器、分压器等集成在一起的中定时器是将电压比较器、触发器、分压器等集成在一

49、起的中规模集成电路，只要外接少量元件，就可以构成无稳态触发器、单稳规模集成电路，只要外接少量元件，就可以构成无稳态触发器、单稳态触发器或施密特触发器等电路，应用十分广泛。无稳态触发器是一态触发器或施密特触发器等电路，应用十分广泛。无稳态触发器是一种自激振荡电路，不需要外加输入信号，就可以自动地产生出矩形脉种自激振荡电路，不需要外加输入信号，就可以自动地产生出矩形脉冲。单稳态触发器和施密特触发器不能自动地产生矩形脉冲，但却可冲。单稳态触发器和施密特触发器不能自动地产生矩形脉冲，但却可以把其他形状的信号变换成为矩形波。以把其他形状的信号变换成为矩形波。第8章触发器与时序逻辑电路习题八：8-1、4、5、11、18、19、23 本章作业：本章作业：