计算机组成原理与体系结构05InternalMemory(补充).ppt

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1、1、存储体阵列：见下图，注意其中几个常用概念（1）记忆元件（2）存储单元（3）字线（4）位线（5）存储芯片规格。w 字线0w。w 字线1。w。w。w 字线mw 位线0 位线1 位线2 位线 n 0 1 2 n-10 1 2 n-10 1 2 n-12、地址译码驱动系统（1）地址译码器的功能：把CPU 给定的地址码翻译成能驱动指定存储单元的控制信息。(n-2)（2）简单译码器电路（3）“驱动”的含义。（4）地址译码系统的设计一维和二维地址译码方案及选择 例：1K X 4 位RAM 的地址译码方案。w A0 字线w00w 字线W01w w A1 字线W10w 字线W11w w A0 A0 A1 A

2、1&地址译码系统的设计例子：1K X 4位 RAM。w 一维地址译码方案：存储体阵列的每一个存储单元由一条字线驱动。也叫单译码结构。例中用此方案共需字线条数为：1024条w 二维地址译码方案：从CPU来的地址线分成两部分，分别进入X（横向）地址译码器和Y（纵向）地址译码器，由二者同时有效的字线交叉选中一个存储单元。w 例中将1K X 4 RAM 的10条地址线中6条（A0A5）用在横向，4条（A6A9）用在纵向，则共产生字线条数为：64+16=80条w 1K X 4 位RAM 二维地址译码的图示：X地址译码器I/OI/OI/OI/OY 地址译码器3 I/O电路：不同存储芯片的I/O电路具体形式

3、可能不同。4 R/W控制电路。（以上四部分封装在一起成为一片SRAM）w 三、SRAM 芯片实例Intel 2114w 请看教材P.76图3.5。w 该图的几点说明：w 1、2114芯片引脚数目w 2、地址线的横向、纵向安排w 3、写入的读出的控制w 四、存储器与CPU的连接w（RAM芯片的扩展、RAM芯片的组织、由RAM芯片构成主存）用较小容量的现成RAM芯片构成机器所需的大容量内存，同时完成RAM芯片与CPU的正确连接。位扩展1 使用8K X 1 的RAM 存储芯片组成8K X 4 的存储器。中央处理器地址总线8KX138KX148KX128KX11数据总线D3D1D0D2字扩展2 用8K

4、 X 4 的芯片组成32K X 4 的存储器。A14A13A0A12WED0D3CPU2：4译码器CE8KX4WECE8KX4WECE8KX4WECE8KX4WE（一）扩展方法的实例：现有2114即1K X 4RAM芯片，要构成8K X 16位主存，应该用多少片2114？画出扩展、连接图。A0A9 R/W 2114(1#)CS D3 D2 D1 D0 A0A9R/W 2114(4#)CSD3 D2 D1 D0w 首先计算用多少片2114：（8K X 16）/（1K X 4）=32片w 然后进行位扩展：把1K X 4扩成1K X 16，用16/4=4片A9 CSA0D15D12最后进行字扩展：1

5、K 字8K 字，用上面位扩展得到的1KX16位单元共8K/1K=8 个，即总共用2114 位8X4=32 片。见下图：A12 Y7A11A10 Y0A9A0D15D12D3D0R/W3/8译码器A0A9R/W1#CSD3.D0A0A9R/W4#CSD3D0A0A9R/W29#CSD3D0A0A9R/W32#CSD3D0（二）补充资料：主存设计过程的三个阶段w 1、系统设计w 从计算机系统的角度，提出对存储器主要技术指标、功能及结构形式等的要求，如容量、字长、存储周期、总线宽度、控制方式、检纠错能力、环境温度、可靠性等要求。还要确定存储器类型和外电路形式。w 2、逻辑设计w 按地址空间的分配选择

6、合适的RAM、ROM芯片与CPU相连。其中还要考虑到逻辑电路的输入/输出系数，信号的传输与衰减，等等。w 3、工艺设计w 落实于生产。w 问：前例RAM的扩展属于以上三个阶段中的哪一个？四、ROM、RAM 与CPU 的连接：按照指定的地址空间分配，正确选择所给各种存储器芯片及其它片子、门电路等，将对应的地址线、数据线、控制线连接起来，构成较完整的处理器与存储器的相连系统。w 例一：教材P.93 例3。首先要详细了解题意。w 作为此类设计常用芯片，介绍74LS138 译码器：w（1）74138 的逻辑符号 w G1 Y7 其中，G1，G2A，G2B 为输入控制端；w G2A C，B，A 为译码输

7、入端；w G2B Y7Y0 为译码输出端。w Cw Bw A Y0w（2）74138 的真值表：G1 G2A G2B C B A Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 0 X X X X X 1 1 1 1 1 1 1 1 X 1 X X X X 1 1 1 1 1 1 1 1 X X 1 X X X 1 1 1 1 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 1 1 0 1 0 0 0 0 1 1 1 1 1 1 1 0 1 1 0 0 0 1 0 1 1 1 1 1 0 1 1 1 0 0 0 1 1 1 1 1 1 0 1 1 1 1 0 0 1 0 0 1 1

8、 1 0 1 1 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 1 1 0 0 1 1 0 1 0 1 1 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 1 1解题的步骤：1、完整列出二进制表示的地址空间分配情况。A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0w 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0w w 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 w 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 w w 0 1 1 1 1 1 1 1 1

9、 1 1 1 1 1 1 1w 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0w w 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 解题步骤：2、根据空间分配和题意确定存储芯片类型及数量，同时确定74138的输入、输出端如何使用。w（1）前8K选用一片8KX8的EPROM即可，用74138的Y0输出进行该片的选片（即A15A14A13=000）；w（2）相邻24K选用8KX8的SRAM三片即可，用74138中Y1、Y2、Y3分别选三片中的一片（即A15A14A13=001、010、011）；w（3）末2K用一片2KX8的SRAM即可，在74138的Y7输出有效

10、的基础上再加入A12、A11同时为1的条件用一个非门和一个与门逻辑就可以实现。w 解题步骤：3、作出连接图。请看教材P.94图3.24。例之二：设CPU 共有16 根地址线，8 根数据线，并用MREQ作访存控制信号（低电平有效），用R/W 作读写控制信号（高电平为读，低电平为写），现有下列芯片及各种门电路（自定），如图。画出CPU 与存储器的连接图。要求：w（1）存储芯片地址空间分配为：最大4K 空间为系统程序区，相邻的4K 为系统程序工作区，最小16K 为用户程序区；w（2）指出选用的存储芯片类型及数量；w（3）详细画出片选逻辑。w 步骤1、地址空间分配：强调必须用二进制完整列出，否则无法正

11、确选片。w AmA0 Ak.Aow DnDo Dn.Dow 2KX8 位 1KX4 位w 8KX8 位 2KX8 位w 32KX8 位 8KX8 位w 16KX1 位w 4KX4 位Cs ROMRD Cs RAMWE 74LS138A15A14A13A12A11A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A01 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 0

12、1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 中间有40K 的空白未用地址空间步骤2、确定芯片的类型和数量。除了74138译码器与门电路之外要选：w（1）4K的系统程序区用两片2K X 8位的ROM，片选用74138的Y7输出加进A12、A11组合分别为11和10（各对应一片）

13、的条件，可以用简单门电路实现。w（2）相邻4K的系统程序工作区用4K X 4位的RAM进行位扩展即可。片选用74138的Y7输出加进A12=0的条件即可。w（3）最小16K用户程序区用两片8K X 8位的RAM，两片的片选分别用74138的Y1、Y0输出端。步骤3、作出连接图MREQA15A14A13A12A11A10A9A0D7D0R/W Y7G1 G2A G2B C B A Y1 Y08KX8RAM8KX8RAM2KX8ROM2KX8ROM4KX4RAM4KX4RAM或非或或非4.4 高速存储器而目前计算机速度的瓶颈就是：存储器的速度冯诺依曼体系结构运算器 存储器远远落后于cpu 的速度w

14、 地址w 地址地址寄存器地址寄存器译码器译码器存储体4.4.1 双端口存储器(端口指读写口)4.4.2 并行主存系统w 要在一个存储周期内访问到多个数据，最直接的办法是增加存储器的字长。w 例如，一般存储器在一个存储周期内只能访问到一个字。一个容量为m 字w 位的存储器，每个存储周期只能访问到w 位（一个字）。如果把存储器的位数增加n 倍，成为nw 位。为了保持总的存储容量不变，可以把存储器的地址数相应减少n 倍，成为m/n 个地址。这样，在一个存储周期内就能访问到n 个字，把地址码分成两个部分，其中一部分仍作为存储器的地址去访问存储器（因为存储器的字数减少了，因此访问存储器的地址码可以缩短）

15、，而另一部分则去控制一个多路选择器，从同时读出的n 个数据中选择一个数据输出。w 作用：加快从主存读出信息到CPU的速度，以解决主存和CPU之间速度不匹配的问题。地址寄存器（MAR）存储器（M 字x W 位）数据寄存器（MBR）一般存储器选择器存储器（M/n 字x nW 位）选择器 选择器MBR MAR 并行访问存储器并行存储的优缺点w 并行访问存储器的主要优点是实现非常简单、容易。w 主要缺点是访问的冲突比较大。4.4.3 多体交叉存储器015623740000000001001010011000010000110011100100891314101115120100001001011010

16、1110010100101101111011001617212218192320100001000110101101101001010011101111010024252930262731281100011001111011111011010110111111111100M0 M1 M2 M3高位交叉字 模块4 3 2 1 0高位交叉访问存储器w 线性地址按模块走，第一块排完再排第二块.。w 主要目的：扩大存储容量。w 实现方法：地址码高位区分存储体号，低位体内寻址。0420248122816000000100010100110000100001100111001000015212591329

17、170000100101101011100101001011011110110001262226101430180001000110101101101001010011101111010010372327111531190001100111101111101101011011111111110011M0 M1 M2 M3低位交叉字 模块4 3 2 1 0低位交叉访问存储器w 线性地址逐模块走，所有块编一个单元，再回到第一块.。w 主要目的：提高存储器的访问速度。w 实现方法：用地址码的低位区分存储体号，高位体内寻址，并采用分时启动方式。分时启动w 多体交叉存储体分时工作原理：w 无论多体存储器

18、中有几个分体，CPU与主存之间数据通路仍是一个W位。n个W位如何在一个存储周期Tm中读出？w 一般采用分时启动分体的分时读出法。例：设有4体交叉的存储器，分时即每隔1/4Tm启动一个分体。(存储器读出虽用一个Tm，一旦读出后在主存CPU的总线上传递的速度以及处理的速度要比读内存快得多。)M3M2M1M01 3/4 2/4 1/4 t（TM）P102例4w 例 4：设存储器容量为 32 字，字长 64 位，模块数 m=4，存储周期 T=200ns，数据总线宽度 64 位，总线传送周期=50ns。问顺序存储器和交叉存储器的带宽各是多少？w 解：按四个字计算，q=64*4=256 位t2=mT=4*

19、200ns=800nsw t1=T+(m-1)=350nsw 带宽 w=q/t 多体交叉存储器的组成：下图。存控的作用组织多体并行工作，实现分时流水读出，管理信息流动次序和方向。IO 处理器CPUM0 M1 M2 M3总 线 控 制IOP地址 地址 地址 地址存 储 器 控 制 器*课外知识w 直观地看，增加存储体个数，能够提高主存储器的速度，但是，主存储器的速度不是随存储体个数的增加而线性提高的。例如，在有的大型计算机中采用32 个存储体低位交叉来构成主存储器，但是主存储器的速度只比单个存储体高10 倍左右，其根本原因是存在有访问冲突。w 例如：在并行递归算法中，典型的访问模式是向量子集的各

20、个元素逐次按2 的整数幂相间访问。例如，先按地址连续访问，然后按位移量为2 的变址方式访问，再按位移量为4 的变址方式访问等。对于这类算法，一般的交叉访问存储器就显得不能适应了。w 只要认真分析造成访问冲突的原因，不难发现传统的交叉访问存储器的存储体个数n 为2 的整数幂，因此变址位移量正好是n 的约数。解决这一问题的方法很简单，只要把存储体的个数n 选为质数，变址位移量就必然与n 互质，访问冲突自然也就不存在了。w 许多以向量计算为主要任务的大型计算机系统，其主存储器的存储体个数一般都是质数。例如，美国Burroughs 公司研制的巨型科学处理机BSP，它的存储体个数为17，我国研制的银河巨型计算机，存储体的个数为31。