基于FPGA的DDS函数波形发生器设计毕业设计.doc

《基于FPGA的DDS函数波形发生器设计毕业设计.doc》由会员分享，可在线阅读，更多相关《基于FPGA的DDS函数波形发生器设计毕业设计.doc（33页珍藏版）》请在淘文阁 - 分享文档赚钱的网站上搜索。

1、基于FPGA的DDS函数波形发生器的设计DDS of Function Waveform Generator Based On FPGA基于FPGA的DDS函数波形发生器的设计DDS of Function Waveform Generator Based On FPGAVersion 8.0 版本信息版本日期描述作者1.0DDS需求分析及总体结构图设计规范2.0波形ROM的定制及仿真3.0多波形数据产生模块的设计4.0波形参数控制器的设计5.0总体模块架构及仿真6.0D/A转换电路、滤波电路设计与电路组装调试7.0设计综合与板级调试8.0设计最终测试及优化2基于FPGA的DDS函数波形发生器

2、的设计_目录目录1摘要2Abstract3第一章 绪论41.1 DDS的性能介绍41.2 本设计的研究意义6第二章 DDS理论与实现工具72.1 DDS基本原理72.2参数设定72.3方案的选择72.4 DDS系统基本结构82.5 FPGA、CPLD概述82.6 Cyclone系列介绍102.7 Verilog HDL语言简介112.8 FPGA设计流程12第三章 基于FPGA的DDS的详细设计163.1 功能定义及总体设计规范：163.2 功能模块定义：163.3 开发板介绍173.4 顶层设计描述183.5 详细设计描述19第四章 DDS设计的验证与实现244.1 DDS设计的仿真244.

3、2 DDS设计的综合264.3 DDS设计结果分析报告264.4 DDS逻辑分析仪（Signal Tap II）测试结果26第五章 总结与展望285.1 总结285.2 展望28参考文献30致谢31基于FPGA的DDS函数波形发生器的设计 摘要直接数字频率合成（Direct Digital Synthesizer（DDS）是七十年代初提出的一种新的频率合成技术，其数字结构满足了现代电子系统的许多要求，因而得到了迅速地发展。现场可编程门阵列（Field Programmable Gata Array（FPGA）的出现，改变了现代电子数字系统的设计方法，提出了一种全新的设计模式。本设计结合这两项技

4、术，开发了一种新的函数波形发生器。在实现过程中，本设计选用了Altera公司的EP2C70F896C6N芯片作为产生波形数据的主芯片，充分利用了该芯片的超大规模集成性和快速性。本设计利用Altera的设计工具Quartus II并结合Verilog-HDL语言，采用硬件设计的方法很好地解决了这一问题。本文首先介绍了函数波形发生器的研究背景和DDS的理论。然后相近叙述了用EP2C70F896C6N完成DDS模块的设计过程，这是本设计的基础。接着分析了整个设计中应该处理的问题，根据设计原理就功能上进行了划分，将整个仪器的功能划分为控制模块和外围硬件两个部分来实现。然后就这三个部分分别详细地进行了阐

5、述。最后，通过系列实验，详细地说明了本设计的功能、性能、实现和实验结果。并结合在设计中的一些心得体会，提出了本设计中的一些不足和改进意见。通过实验说明，本设计达到了预定的要求，并证明了利用FPGA通过DDS计数实现函数波形发生器的方法是可行的。关键词直接数字频率合成；现场可编程门阵列；函数波形发生器DDS of Function Waveform Generator Based On FPGAAbstractDirect Digital Frequency Synthesis (DDS) was advanced rapidly in early 1970s and has been deve

6、loping owing to its entirely digital structure. The appearance of Field Programmable Gates Array has changed the design method of digital eletronical system and provided a new design model. With the two technologies and the flexible control ability of MCU, Functional Waveform Generator, has been dev

7、eloped. This new signal source can generate high frequency waveform data and also can change parameters of the Functional Waveform Generator. This paper will describe its process and characteristics.The EP2C70F896C6N of Corporation Altera is chosen to do the main digital processing work,which if bas

8、ed on its large scale and high speed.In this design, how to design the FPGA chip and the interface between the FPGA and the control chip is the problem. With the method of software and hardware programming,the design used the software Quartus II and language verilog-HDL solves if successfully.In thi

9、s paper, the principle of DDS and basis of EDA technology is introduced firstly. Then the master chips are introduced. They are the base of the design. The problems met in the design are analyzed and the whole function is partitioned into three parts: master chip and peripheral hardware. Finally the

10、 function, performance, realization,and experiment results are introduced in detail through some experiments. The disadvantage and things need to advance are also listed.Through an experiment, it is testified that the design meets the requirement planed and the way to use software and hardware propr

11、amming method and DDS thchnology to realize Functional Waveform Generator is available.KeywordsDDS；FPGA；Functional Waveform Generator共30页 第33页第一章 绪论_第一章 绪论1.1 DDS的性能介绍随着数字信号理论和超大规模集成电路VLSI的发展，在频率合成领域诞生了一种革命性的技术，那就是上世纪七十年代出现的直接数字频率合成DDS(Direct Digital frequency Synthesis)，它的出现标志着频率合成技术迈进了第三代。与传统的频率合成

12、相比，DDS技术具有如下优点：(1)频率切换时间短DDS的频率转换可以以近似认为是即时的，这是因为它的相位序列在时间上是离散的，在频率控制字改变之后，要经过一个时钟周期之后才能按照新的相位增量增加，所以也可以说它的频率转换时间就是频率控制字的传输时间，即一个时钟周期Tc = 1/fc。如果fc = 10MHz，转换时间即为lOOns，当时钟频率进一步提高，转换时间将会更短，但再短也不能少于数门电路的延迟时间。目前集成DDS产品的频率转换时间可达10ns的量级，这是目前常用的锁相频率合成技术无法做到的。(2)频率分辨率高DDS的最低输出频率为 f res = f c / 2N ，也就是它的最小频

13、率步进量，其中N为相位累加器的倍数，可见只要相位累加器有足够的字长，实现非常高精度的分辨率没有多大困难。例如可以实现Hz、mHz甚至uHz的频率分辨率，而传统的频率合成技术要实现这样的频率分辨率十分困难，甚至是不可能的。(3)相位变化连续DDS改变输出频率实际上改变的是每次的相位增量，即改变相位的增加速度。当频率控制字由Kl变为K2之后，它是在已有的积累相位Kl 上，再每次增加K2 ，相位函数的曲线是连续的，只是在改变频率的瞬间其斜率发生了突变，因而保持了输出信号相位的连续性。这在很多对频率合成器的相位要求比较严格的场合非常有用。(4)输出波形灵活只要在DDS内部加上相应控制如调频控制FM、调

14、相控制PM和调幅控制AM，即可以方便灵活地实现调频、调相和调幅功能，产生FSK、PSK、ASK和MSK等信号。另外，只要在DDS的波形存储器存放不同波形数据，就可以实现各种波形输出，如三角波、锯齿波和矩形波甚至是任意的波形，当DDS的波形存储器分别存放正弦和余弦函数表时，即可得到正交的两路输出。(5)具有低相位噪声和低漂移DDS系统中合成信号的频率稳定度直接由参考源的频率稳定度决定，合成信号的相位噪声与参考源的相位噪声相同。而在大多数DDS系统应用中，一般由固定的晶振来产生基准频率，所以其具有极好的相位噪声和漂移特性。(6)易集成、易于调整DDS中除了DAC和滤波器之外，几乎所有的部件都属于数

15、字信号处理器件，易集成，不需要任何调整，功耗低、体积小、重量轻、可靠性高，且易于控制，使用相当灵活。由于DDS的诸多优点，使得它在各个领域得到广泛的应用。DDS不但可以用来在雷达领域实现多点或线性调频频率源，还可以用在数字调制方面实现FSK、QPSK、8PSK等调制，在扩频通信方面实现CDMAFH工作方式以及任意规律的跳频模式等。当然DDS技术也有局限性，主要表现在：(1)输出频带范围有限由于DDS内部DAC和波形存储器的工作速度限制，使得DDS输出的最高频率有限，目前市场上采用CMOS、TTL、ECL工艺制作的DDS芯片，工作频率一般在几十MHz至400MHz左右。采用GaAs工艺的DDS芯

16、片工作频率可达2GHz左右。(2)输出杂散大由于是全数字结构，不可避免地引入了杂散。其来源主要有三个：相位累加器相位舍位误差造成的杂散、幅度量化误差(由存储器有限字长引起)造成的杂散和DAC非理想特性造成的杂散。杂散是DDS本身固有和缺点，且随着输出带宽的扩展，杂散将越来越明显地成为限制DDS发展的重要因素。1.2 本设计的研究意义本次设计是利用可编程器FPGA完成一个DDS系统，用FPGA实现DDS技术在某些方向存在着DDS芯片不能取代的优势，用FPGA实现DDS技术比较灵活，可以产生多种调制方式，多种组合方式，并且可以实现多个DDS芯片的功能，更加集成。专用的DDS芯片在控制方式、置频速率

17、等方面与系统的要求差距很大，这时如果用高性能的FPGA器件设计符合自己需要的DDS电路就是一个很好的解决方法，而且还可以降低外国对高性能DDS芯片禁运的风险。市场上目前利用专用DDS芯片开发的信号源比较多，它们输出频率高、波形好、功能也较多，但采用FPGA设计的DDS信号源与之相比较，具有如下优势：专用DDS芯片实现的信号源需要微控制器的协助，才能发挥其优势；而基于FPGA的DDS信号源，可在一片FPGA芯片上实现信号源的信号产生和控制，并且只要改变存储波形信息的ROM数据，就可以灵活地实现任意波形发生器。专用DDS芯片实现的信号源功耗大、价格高；而将DDS信号源设计嵌入到FPGA芯片所构成的

18、系统中，其系统成本不会增加多少，可以实现很多更加复杂的功能，因此，采用FPGA设计的DDS信号源具有很高的性价比。此外，FPGA芯片支持在线可编程，只要根据设计需求，对系统进行在线分析。就可以设计出符合要求的最佳设计。第二章 DDS理论与实现工具_第二章 DDS理论与实现工具2.1 DDS基本原理DDS（Direct Digital Frequency Synthesis） 是从相位概念出发直接合成所需波形的一种频率合成技术。它是以一个固定频率精度的时钟作为参考时钟源，通过数字信号处理技术产生一个频率和相位可调的输出信号。从本质来说，它是由设置的二进制控制字对参考时钟做除法运算。所以，可以认为

19、DDS就是数字信号处理理论的延伸，是数字信号中信号合成的硬件实现问题。以产生正弦信号的DDS技术来说明DDS的基本原理。正弦波y = sin (2x) ,若以f 量化的量化频率对其幅度值进行量化, 一个周期可以得到M =f 量化个幅度值。将这些幅度值按顺序存入到ROM。相位累加器在参考时钟的驱动下,每来1 个脉冲,输出就会增加1 个步长相位增量X ,输出数据作为地址送入ROM 中,读出对应的幅度值形成相应的波形。2.2参数设定DDS 输出信号频率: f o = f c X/ 2N，其中, X 为频率累加器设定值; N 为相位累加器位数;f c 为参考时钟频率。例如,c假定基准时钟为200 MH

20、z ,累加器的位数为32 ,频率控制字为：0x08000000H,即为227 ,则: f o = 200 227 / 232 = 6. 25 MHz再设定频率控制字X 为0x80000000H , 即为231 ,则: f o = 200 231 / 232 = 100 MHz 可见,理论上通过设定DDS 相位累加器位数N 、频率控制字X 和基准时钟f c 的值,就可以得到任一频率的输出 。频率分辨率为: f res = f c / 2N ,由参考时钟和累加器的位数决定,当参考时钟的频率越高,相位累加器的位数越高,所得到的频率分辨率就越高。2.3方案的选择在利用FPGA 制作DDS 时,相位累加

21、器是决定DDS 性能的一个关键部分。一方面可以利用进位链来实现快速、高效的电路结构,同时长的进位链会减少其他逻辑的布线资源,限制整个系统速度的提高;另一方面可以利用流水线技术提高工作频率,但系统频率转换速度会相对降低。在选择累加器实现方案时需要综合考虑。正弦波查询表ROM也是制作的重点。在FPGA 中ROM 表的尺寸随着地址位数或数据位数的增加呈指数递增,如何在满足性能的前提下节省资源开销。一方面通过相位累加器的输出截断方式,例如从32 位的相位累加器结果中提取高16 位作为ROM 的查询地址,由此而产生的误差会对频谱纯度有影响,但是对波形的精度的影响是可以忽略的;另一方面可以根据信号周期对称

22、性来压缩ROM 的尺寸,这时系统硬件设计复杂度会有所增加。因此,需要选取合适的参数和ROM 压缩技术,在满足系统性能的前提下使得系统尽量优化。2.4 DDS系统基本结构下图为DDS系统实现基本结构：DDS的基本结构包括相位累加器(PD)、正弦查询表(ROM)、数模转换器(D/AC)和低通滤波器(LPF)，其中DDS从频率寄存器开始到波形存储表的数字部分通常也可称作数控振荡器(Nc0一Numerical Control Oscillator)。模块NCO实现由数字频率值输入生成相应频率的数字波形，其工作过程为：(1) 确定频率控制字K；(2) 在时钟脉冲正的控制下，该频率控制字累加至相位累加器生

23、成实时数字相位值；(3) 将相位值寻址ROM转换成正弦表中相应的数字幅码。(4) 模块DAC实现将NCO产生的数字幅度值高速且线性地转变为模拟幅度值，(5) DDS产生的混叠干扰由DAC之后的低通滤波器滤除。2.5 FPGA、CPLD概述FPGA(现场可编程门阵列)与CPLD(复杂可编程逻辑器件)都是可编程逻辑器件，它们是在PAL、GAL等逻辑器件的基础之上发展起来的。同以往的PAL、GAL等相比较，FPGA、CPLD的规模比较大，它可以替代几十甚至几千块通用IC芯片。这样的FPGA、CPLD实际上就是一个子系统部件。这种芯片受到世界范围内电子工程设计人员的广泛关注和普遍欢迎。经过了十几年的发

24、展，许多公司都开发出了多种可编程逻辑器件。比较典型的就是Xilinx公司的FPGA器件系列和Altera公司的CPLD器件系列，它们开发较早，占用了较大的PLD市场。通常来说，在欧洲用Xilinx的人多，在日本和亚太地区用ALTERA的人多，在美国则是平分秋色。全球PLDFPGA产品60以上是由Altera和Xilinx提供的。可以讲Altera和Xilinx共同决定了PLD技术的发展方向。当然还有许多其它类型器件，如：Lattice、Vantis、Actel、Quicklogic、Lucent等。尽管FPGA、CPLD和其它类型PLD的结构各有其特点和长处，但概括起来，它们是由以下三大部分组

25、成的：逻辑单元：为一个二维逻辑块阵列，构成了PLD器件的逻辑组成核心；连线资源：连接逻辑块的互连资源；输入输出块：由各种长度的连线线段组成，其中也有一些可编程的连接开关，它们用于逻辑块、逻辑块与输入输出块之间的连接。对用户而言，CPLD与FPGA的内部结构稍有不同，但用法一样，所以多数情况下，不加以区分。FPGA、CPLD芯片都是特殊的ASIC芯片，它们除了具有ASIC的特点之外，还具有以下几个优点：1随着VISI(Very Large Scale IC，超大规模集成电路)工艺的不断提高单一芯片内部可以容纳上百万个晶体管，FPGA、CPLD芯片的规模也越来越大，其单片逻辑门数已达到上百万门，它

26、所能实现的功能也越来越强，同时也可以实现系统集成。2FPGA、CPLD芯片在出厂之前都做过百分之百的测试，不需要设计人员承担投片风险和费用，设计人员只需在自己的实验室里就可以通过相关的软硬件环境来完成芯片的最终功能设计。所以，FPGA、CPLD的资金投入小，节省了许多潜在的花费。3用户可以反复地编程、擦除、使用或者在外围电路不动的情况下用不同软件就可实现不同的功能。所以，用FPGAPLD试制样片，能以最快的速度占领市场。FPGA、CPLD软件包中有各种输入工具和仿真工具，及版图设计工具和编程器等全线产品，电路设计人员在很短的时间内就可完成电路的输入、编译、优化、仿真，直至最后芯片的制作。当电路

27、有少量改动时，更能显示出FPGA、CPLD的优势。电路设计人员使用FPGA、CPLD进行电路设计时，不需要具备专门的IC(集成电路)深层次的知识，FPGA、CPLD软件易学易用，可以使设计人员更能集中精力进行电路设计，快速将产品推向市场。2.6 Cyclone系列介绍Cyclone是Altera中等规模FPGA，2002年12月份推出。从那以后，己向全球数千位不同的客户交付了数百万片，成为Altera历史上采用最快的产品。它采用0.13 u m工艺、全铜SRAM工艺、1.5V内核供电，容量从2910个逻辑单元到20060个逻辑单元，并嵌入了4级最多为64个RAM块(128x36bit)。Cyc

28、lone器件支持大量的自外数据传输的单端I，O标准，包括LVTTL、LVCMOS、PCL、SSTL-2和SSTL-3。为满足设计者更快数据速率和信号传输能力的需要，Cyclone器件还设有高达311Mbps的低压差信令(LVDS)兼容通道。由于采用了特殊的三级布线结构，其裸片尺寸大大降低。Cyclone器件的性能可与业界最快的FPGA芯片相抗衡，是一种低成本FPGA系列，目前的主流产品，它具有以下特点：可编程逻辑器件，具有实现宏功能的增强嵌入式阵列(例如实现高效存储和特殊的逻辑功能)和实现一般功能的逻辑阵列，每个EAB的双口能力达到36比特宽，可提供低价的可编程片上系统(system-on-a

29、-programmable-chip，SOPC)集成。高密度：2万到20万个典型门，高达294912位内部RAM(每个EAB有4096位，这些都可在不降低逻辑能力的情况下使用)。系统级特点：多电压接口支持15V、18V、25V、33V和5V设备；低功耗；双向IO性能达到640MHz：完全支持33MHz或66MHz，33V的PCI局部总线标准；内置JTAG边界扫描测试电路；可在15V内部电源电压下工作；通过外部的配置器件、智能控制器或JTAG端口可实现在线重配置(ICR，In-Circuit reconfigurability)。灵活的内部连线：快速、可预测连线延时的快速通道；实现算术功能(诸如

30、快速加法器、计数器和比较器)的专用进位链；实现高速、多扇入功能的专用级联链；实现内部总线的三态模拟；多达六个全局时钟信号和四个全局清除信号。强大的IO引脚：每个引脚都有一个独立的三态输出使能控制和漏极配置选项；可编程输出电压的功率控制，可减小开关噪声。具有锁相环(PLL)和全局时钟网络，提供完整的时钟管理方案。其PLL具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出，进行系统级的时钟管理和偏移控制。PLL常用于同步内部器件时钟和外部时钟，使内部工作的时钟频率比外部时钟更高，时钟延迟和时钟偏移最小，减小或调整时钟到输出(TC0)和建立(TSU)时间。本设计中采用的是CycloneII系列

31、的EP2C70F896C6N，它包含68416个逻辑单元，片内集成四个锁相环，采用896脚FBGA封装。2.7 Verilog HDL语言简介Verilog HDL是目前应用最为广泛的硬件描述语言Verilog HDL可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合，仿真验证和时序分析等。Verilog HDL适合算法级，寄存器级，逻辑级，门级和版图级等各个层次的设计和描述 Verilog HDL进行设计最大的优点是其工艺无关性这使得工程师在功能设计，逻辑验证阶段可以不必过多考虑门级及工艺实现的具体细节，只需根据系统设计的要求施加不同的约束条件，即可设计出实际电路 Verilog

32、HDL是一种硬件描述语言(Hardware Description Language)，为了制作数字电路而用来描述ASICs和FPGA的设计之用。Verilog 的设计者要以 C编程语言为基础设计一种语言，可以使工程师比较容易学习。 Verilog 是由Gateway Design Automation公司于大约1984年开始发展。Gateway Design Automation公司后来被 Cadence Design Systems于1990年所购并。现在 Cadence 对于 Gateway 公司的 Verilog 和 Verilog-XL 模拟器拥有全部的财产权。对于专用集成电路（AS

33、IC）设计人员，则必须首先掌握Verilog，因为在IC设计领域，90以上的公司都是采用Verilog进行IC设计。设计人员通过计算机对HDL语言进行逻辑仿真和逻辑综合，方便高效地设计数字电路及其产品。2.8 FPGA设计流程完整地了解利用EDA技术进行设计开发的流程对于正确地选择和使用EDA软件，优化设计项目，提高设计效率十分有益。一个完整的、典型的EDA设计流程既是自项向下设计方法的具体实施途径，也是EDA工具软件本身的组成结构。将电路系统以一定的表达方式输入计算机，是在EDA软件平台上对FTGACPLD开发的最初步骤。通常，使用EDA工具的设计输入可分为两种类型。(1)图形输入图形输入通

34、常包括原理图输入、状态图输入和波形图输入等方法。状态图输入方法就是根据电路的控制条件和不同的转换方式，用绘图的方法，在EDA工具的状态图编辑器上给出状态图，然后由EDA编译器和综合器将此状态变化流程图形编译综合成电路网表。波形图输入方法则是将待设计的电路看成是一个黑盒子，只需告诉EDA工具该黑盒子电路的输入和输出时序波形图，EDA工具即能据此完成黑盒子电路的设计。原理图输入方法是一种类似于传统电子设计方法的原理图编辑输入方式，即在EDA软件的图形编辑界面上绘制能完成特定功能的电路原理图。原理图由逻辑器件(符号)和连接线构成，图中的逻辑器件可以是EDA软件库中预制的功能模块，如与门、非门、或门、

35、触发器以及各种74系列器件功能的宏功能模块，甚至还有一些类似于口(Intellectual Property)核的功能块。用原理图表达的输入方法的优点是显而易见的，如设计者进行电子线路设计不需要增加诸如HDL等的相关知识；设计过程形象直观，适用于初学者或教学演示；对于较小的电路模型，其结构与实际电路十分接近，设计者易于把握电路全局；由于设计方式接近于底层电路布局，因此易于控制逻辑资源的耗用，节省面积。然而，使用原理图输入的设计方法的缺点同样是十分明显的，如由于图形设计方法并没有得到标准化，不同的EDA软件中的图形处理工具对图形的设计规则、存档格式和图形编译方式都不同，因此图形文件兼容性差，难以

36、交换和管理；随着电路设计规模的扩大，原理图输入描述方法必然引起一系列难以克服的困难，如电路功能原理易读性下降，错误排查困难，整体调整和结构升级困难。例如，将一个4位的单片机设计升级为8位单片机几乎难以在短期内准确无误地实现；由于图形文件的不兼容性，性能优秀的电路模块移植和再利用十分困难；由于在原理图中已确定了设计系统的基本电路结构和元件，留给综合器和适配器的优化选择的空间已十分有限，因此难以实现用户所希望的面积、速度以及不同风格的综合优化，显然，原理图的设计方法明显偏离了设计自动化最本质的涵义；在设计中由于必须直接面对硬件模块，因此行为模型的建立将无从谈起，从而无法实现真实意义上的自项向下的设

37、计方案。(2)硬件描述语言输入这种方式和传统的计算机软件语言编辑输入基本一致，就是将使用了某种硬件描述语言(HDL)的电路设计文本，如VHDL或Verilog的源程序，进行编辑输入。可以说，应用HDL的文本输入方法克服了上述原理图输入法存在的所有弊端，为EDA技术应用和发展打开了一个广阔的天地。一般地，综合是仅对应于HDL而言的。利用HDL综合器对设计进行综合是十分重要的一步，因此综合过程将软件设计的HDL描述与硬件结构挂钩，是将软件转化为硬件电路的关键步骤，是文字描述与硬件实现的一座桥梁。综合就是将电路的高级语言(如行为库描述)转换成低级的,可与 FPGA/CPLD的基本结构相映射的网表文件

38、或程序。当输入的HDL文件在 EDA工具中检测无误后，首先面临的是逻辑综合，因此要求HDL源文件中的语句都是可综合的。在综合之后，HDL综合器一般都可以生成一种或多种文件格式网表文件，如有VHDL、Verilog等标准格式，在这种网表文件中用各自的格式描述电路的结构。如在VHDL网表文件采用VHDL的语法，用结构描述的风格重新诠释综合后的电路结构。整个综合过程就是将设计者在EDA平台上编辑输入的HDL文本、原理图或状态图描述，依据给定的硬件结构组件或约束控制条件进行编译、优化、转换和综合，最终获得门级电路甚至更底层的电路描述网表文件。由此可见，综合器工作前，必须给定最后实现的硬件结构参数，它的

39、功能就是将软件描述与给定的硬件结构用某种网表文件的方式对应起来，成为相应的映射关系。如果把综合理解为映射过程，那么显然这种映射不是唯一的，并且综合的优化也不是单纯的或一个方向的。为达到速度、面积、性能的要求，往往需要对综合加以约束，称为综合约束。（3）适配与仿真适配器(Fitter)也称结构综合器，它的功能是将由综合器产生的网表文件配置于指定的目标器件中，使之产生最终的下载文件，如JEDEC、Jam格式的文件。适配所选定的目标器件(FPGACPLD芯片)必须属于原综合器指定的目标器件系列。通常EDA软件中的综合器可由专业的第三方EDA公司提供，而适配器则需由FPGACPLD供应商提供，通常开发

40、商将其嵌入在自己的产品的EDA开发环境中，如Lattice公司在其ispLEVEL开发系统中嵌有自己的适配器；Altem公司的EDA集成开发环境MAX+plus II、Quartus II中都含有嵌入的适配器；Xilinx的Foundation和ISE中也同样含有自己的适配器。适配器的适配对象直接与器件的结构细节相对应。逻辑综合通过后必须利用适配器将综合后网表文件针对某一具体的目标器件进行逻辑映射操作，其中包括底层器件配置、逻辑分割、逻辑优化、逻辑布局布线操作。适配器完成后可利用适配所产生的仿真文件作精确的时序仿真，同时产生可用于编程的文件。在编程下载前必须利用EDA工具对适配生成的结果进行模

41、拟测试，就是所谓的仿真。仿真就是让计算机根据一定的算法和一定的仿真库对EDA设计进行模拟，以验证设计，排除错误。仿真是在EDA设计过程中的重要步骤。时序与功能门级仿真通常由PLD公司的EDA开发工具直接提供(当然也可以选用第三方的专业仿真工具)，它可以完成两种不同级别的仿真测试。(1)时序仿真。就是接近真实器件运行特性的仿真，仿真文件中已包含了器件硬件特性参数，因而，仿真精度高。但时序仿真的仿真文件必须来自针对具体器件的适配器。综合后所得的EDIF等网表文件通常作为FPGA适配器的输入文件，产生的仿真网表文件中包含了精确的硬件延迟信息。(2)功能仿真。它是直接对VHDL、原理图描述或其他描述形

42、式的逻辑功能进行测试模拟，以了解其实现的功能是否满足原设计要求的过程，仿真过程不涉及任何具体器件的硬件特性。不经历适配阶段，在设计项目编辑编译(或综合)后即可进行入门级仿真器进行模拟测试。直接进行功能仿真的好处是设计耗时短，对硬件库、综合器等没有任何要求。对于规模比较大的设计项目，综合与适配在计算机上的耗时是十分可观的，如每一次修改后的模拟都必须进行时序仿真，显然会极大降低开发效率。因此，通常的做法是，首先进行功能仿真，等确认设计文件所表达的功能满足设计者原有意图时，即逻辑功能满足要求后，再进行综合、适配和时序仿真，以便把握设计项目在硬件条件下的运行情况。(4)下载与硬件测试把适配后生成的下载

43、或配置文件，通过编程器或编程电缆向FPGA或CPLD进行下载，以便进行硬件调试和验证(Hardware Debugging)。通常，将对CPLD的下载称为编程(Program)，对 FPGA 中的SRAM进行直接下载的方式通常称为配置(Configure)，但对于反熔丝结构和Flash结构的FPGA的下载和对FPGA的专用配置ROM的下载仍称为编程。最后将含有载入了设计的FPGA或CPLD的硬件系统进行统一测试，以便最终验证设计项目在目标系统上的实现工作情况，以排除错误，改进设计。第三章 基于FPGA的DDS的详细设计_第三章 基于FPGA的DDS的详细设计3.1 功能定义及总体设计规范：设计

44、一个直接数字频率合成(DDS，Direct Digital Synthesis)函数信号发生器，DDS是一种新型的、把一系列数字形式的信号通过DAC 转换成模拟信号的合成技术，具有频率切换时间短，频率分辨率高，频率稳定度高，输出信号的频率和相位可以快速切换，输出相位可连续，并且在改变时能够保持相位的连续，很容易实现频率、相位和幅度的数字控制。它在相对带宽、频率转换时间、相位连续性、高分辨率以及集成化等一系列性能指标方面远远超过了传统频率合成技术。本设计中我将设计出一个具有频率控制、纵向平移控制、幅度控制和相位移控制功能的DDS信号发生器。本设计中要求完成的指标：输出信号峰峰值可调范围为1272

45、55 （采用输出数字信号数值表示，实际输出信号电压与D/A选取的参考电压有关）；频率范围为：1Hz4MH，精度为1Hz；相位偏移范围为：0180，精度为5；纵向偏移范围为0127，精度为10（数字信号数值表示）。3.2 功能模块定义：1FPGA设计顶层模块:顶层模块主要用于分频，定义系统的输入和输出端口。由于实验箱采用系统时钟位50MHz，本实验采用分频比可调产生的时钟作为整个设计的全局时钟，所以本模主要负责产生全局时钟，并产生全局控制信号。主要用于控制输出信号的类型、频率、相位移、纵向偏移和波幅。其中正弦信号采用IP定制ROM模块。其余波形产生模块主要采用硬件设计并用Verilog HDL语

46、言描述产生。模块端口有：a、系统时钟输入端口（接系统时钟）；b、波形输出类型控制输入端口；c、波形参数增/减量控制输入端口；d、相位调节输入端口；e、纵向偏移调节输入端口；f、频率调节输入端口；g、幅度调节输入端口；h、波形数据输出端口。2. 方波产生模块：该模块主要采用分频比可调的时钟输出。具有较高的信号质量。3. 锯齿波产生模块：锯齿波信号的产生主要采用8位累加器实现，逐次累加，产生周期性的锯齿波信号。4. 三角波产生模块：该信号的产生采用象限控制，利用最高位作为象限控制位控制三角波的斜升和斜降。5. 正弦波ROM模块：首先利用MATLAB生成一个*.MIF文件，*.MIF文件存储的是一个深度为256，宽度为8的正弦波形数字信号。然后在Quartus II下利用MATLAB生成的*.MIF数据文件生成一个单口ROM，并且生成对应的.V文件，