可编程时序逻辑电路.ppt

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1、015.5 可编程时序逻辑电路5.5.1 5.5.1 可编程计数器可编程计数器一、可编程同步加法计数器A0B0A1B1A2B2A3B3CC14585A BA0A1A2A374161Q0 Q1 Q2 Q3CTTLDCOCPCTPD0 D1 D2 D3CR11A B若 N=11000011110 0 0 00 0 0 00 0 0 10 0 0 10 0 1 00 0 1 00 0 1 10 0 1 10 1 0 00 1 0 00 1 0 10 1 0 10 1 1 00 1 1 00 1 1 10 1 1 11 0 0 01 0 0 01 0 0 11 0 0 11 0 1 01 0 1 01

2、 0 1 11 0 1 11 1 0 01 1 0 011000 0 0 00 0 0 00011二、二、可编程同步减法计数器利用集成减法或可逆计数器的预置数功能实现。如二进制减法计数器 CC14526：CC14526Q0 Q1 Q2 Q3CPBOCPCFD0 D1 D2 D31ENCRLDCR1D0 D1 D2 D3LDBEN异步清零异步置数CF 级联反馈输入(一)N 16计数容量=N+1N=D3D2D1D0状态图:D3D2D1D0 0(二)N 161CC14526Q0 Q1 Q2 Q3CPBOCPCFD0 D1 D2 D3ENCRLDB0ENCC14526Q0 Q1 Q2 Q3CPBOCF

3、D0 D1 D2 D3ENCRLDB1级联原则:1.最高一级的 CF 接 1；2.BO 接低一级的CF；3.低一级的Q3接高一级的CP；4.最低一级的BO 接本级的EN；5.其余各级的 EN=0；6.各级的CR 接在一起、LD 接在一起由 S 控制。CRVDDS1CC14526Q0 Q1 Q2 Q3CPBOCPCFD0 D1 D2 D3ENCRLDB0ENCC14526Q0 Q1 Q2 Q3CPBOCFD0 D1 D2 D3ENCRLDB1CRVDDSCFCF0N0工作原理:N11.将预置数送入计数器，使 N=N0+16N1；2.因 CF0=B1=0，一直按减法规律计数；3.当高一级减至0，C

4、F0=B1=1，待低一级也减至0，EN=B0=0，禁止CP 输入，计数完成。5.5.2 5.5.2 可编程逻辑器件可编程逻辑器件(PLD)(PLD)(Programmable Logic Device)一、PLD的基本结构和分类(一)基本结构输入电路与门阵列或门阵列输出电路输入或项 输入项 积项输出1AAAAAAPLD的输入缓冲电路(二)分类1.按可编程情况分分 类 与阵列 或阵列 输出电路 出现年代PROM固定 可编程 固定70年代初PLA可编程 可编程 固定70年代中PAL可编程 固定 固定70年代末GAL可编程 固定 可组态80年代初(1)PROM 可编程只读存储器I2 I1 I0O2

5、O1 O 0与阵列(固定)或阵列(可编程)缺点：只能实现标准 与或式 芯片面积大 利用率低,不经济用途：存储器 函数表 显示译码电路(Programmable Read Only Memory）(2)PLA 可编程逻辑阵列I2 I1 I0O2 O1 O 0与阵列(可编程)或阵列(可编程)优点：与阵列、或阵列 都可编程 能实现最简与或式 缺点：价格较高 门的利用率不高(Programmable Logic Array)(3)PAL 可编程阵列逻辑I2 I1 I0O2 O1 O 0与阵列(可编程)或阵列(固定)优点：速度高 价格低 采用编程器现场 编程 缺点：输出方式固定 一次编程(Program

6、mable Array Logic)(4)GAL 通用阵列逻辑I2 I1 I0O2 O1 O 0与阵列(可编程)或阵列(固定)优点：具有 PAL 的功能 采用逻辑宏单元 使输出自行组态 功能更强，使用 灵活，应用广泛(Generic Array Logic)2.按可编程和改写方法分PLD编程方式 改写方法 特点、用途第一代 一次性掩模（厂家）不能改写 固定程序、数据、函数表、字符发生器第二代 编程器(用户)紫外光擦除 先擦除，后编程第三代 编程器(用户)电擦除 擦除、编程同时进行第四代 在系统可编程 软件 直接在目标系统或线路板上编程3.按组合、时序分组合型 PAL组合电路PROM、PLA时序

7、电路时序型 PALGAL(也可实现组合电路)二、PLD的基本原理PROM 的原理已在第三章介绍，不赘述(一)PAL 的基本原理1.基本门阵列结构0 1 2 3 4 5 6 7 3101234567OI1输 入 项第一乘积项控制三态输出可编程与阵列固定或门2.PAL 的异步I/O 输出结构IOi1Ii0 13.PAL 的寄存器输出结构OiCPIiD QQOED 触发器的输出端引入反馈,能实现计数、移位等。4.组合型 PAL0 1 2 3 4 5 6 7 3101234567O1I1IO2I2I3(PAL 16L8)输入变量：I1 I10，IO2 IO7 输出变量：O1、IO2 IO7、O8 5.

8、时序型 PAL0 1 2 3 4 5 6 7 3101234567O2CPIO1I1I2 D QQ OECP 控制 6个D 触发器接受相应或门输出Q 经缓冲反馈回与阵列，实现寄存功能。(二)GAL的基本原理 在PAL 结构的基础上，采用输出逻辑宏单元结构构成GAL。输出逻辑宏单元(OLMC Out Logic Cell)OLMC 有 5 种不同的输出组态 5种输出组态由结构控制字来决定 通过编程对GAL 芯片内部的结构控制字寄存器 进行设置1.输出逻辑宏单元 OLMCOECKI/O(n)01PTMUXDQQ01OMUXFMUX10110100AC0AC1(n)11100100TSMUXCK O

9、EXOR(n)接邻近单元输出I/O(m)VCCAC0 AC1(n)AC1(m)接与阵列0 1两个2选1数据选择器两个4选1数据选择器乘积项数据选择器输出数据选择器0组合输出1寄存器输出三态数据选择器反馈数据选择器反馈2.FMUX 的输出与三个结构控制字的关系OEI/O(n)01PTMUXDQQ01OMUXFMUX10110100AC0AC1(n)CK OEXOR(n)接邻近单元输出I/O(m)AC0 AC1(n)AC1(m)AC0 AC1(n)AC1(m)FMUX 的选择 1 0 1 1 0 1 0 0 D 触发器的 Q本单元输出 I/O(n)邻近单元输出 I/O(m)地 3.OLMC 的输出

10、组态SYN AC0 AC1(n)功 能 注 0 1 0 寄存器输出 纯时序输出 0 1 1 组合与寄存器输出本宏单元为组合输出，一个以上宏单元寄存器输出 1 0 0 纯组合输出 无内部反馈和使能控制 1 0 1 纯输入方式输入为I/O(m)三态门禁止 1 1 1 组合输出组合I/O 输出,乘积项P1控制输出使能4.GAL 的主要特点(1)通用性强 每一个OLMC 均可组态成组合或时序电路 输入引脚不够时可将OLMC 组合成输入端 可构成较复杂的时序电路(2)100%可编程 可重复擦写上百次甚至万次,PAL 为一次编程(3)100%可测试(4)隐含成本低 与原始成本大致相同5.几种常见的GAL 器件型 号与阵列规模(乘积项 输入项)OLMC最大输出数特 点GAL16V8 64 32 8普通型GAL20V8 64 40 8普通型isp GAL16Z864 32 8可擦写万次GAL39V1864 7810与、或阵列均可编程三、高密度可编程逻辑器件HDPLD（略）四、PLD编程（略）