2位二进制数据比较器实验报告.pdf

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1、2 2 位二进制数据比较器实验报告位二进制数据比较器实验报告一 实验目的?1.熟悉 Quartus II 软件的基本操作2.学习使用 Verilog HDL 进行设计输入3.逐步掌握软件输入、编译、仿真的过程二 实验说明?本次实验是要设计一个 2 位的二进制数据比较器。该电路应有两个数据输入端口A、B，每个端口的数据宽度为 2，分别设为 A0、A1 和 B0、B1、A0、B0 为数据低位，、B1 为数据高位。电路的输出端口分别为EQ（A=B 的输出信号）、LG（AB 时的输出信号）和SM（AB)1b1:1b0;assign SM=(AB)1b1:1b0;endmodule(2)module y

2、angying(A,B,EQ,LG,SM);input 1:0A,B;output EQ,LG,SM;reg EQ,LG,SM;always(A or B)begin if(A=B)begin EQ=1b1;LG=1b1;SMB)begin EQ=1b1;LG=1b0;SM=1b0;end else begin EQ=1b0;LG=1b0;SM=1b1;end endendmodule2 仿真结果五、实验体会通过 2 位二进制数据比较器的设计，使我们更加熟悉 Quartus 软件进行数字系统设计的步骤，以及运用Verilog HDL 进行设计输入，并掌握2 位二进制数据比较器的逻辑功能和设计原理，逐步理解功能仿真和时序仿真波形。