通信系统仿真实验基于systemview软件本科学位论文.doc

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1、毕业设计（论文）开题报告（含文献综述、外文翻译）装订本插页2-2开 题 报 告（包括选题的意义、可行性分析、研究的内容、研究方法、拟解决的关键问题、预期结果、研究进度计划等）14一、 选题的意义从上个世纪初至今，计算机和半导体技术得到了飞速发展，伴随着无线通信的理论和技术也不断取得进步，今天，无线移动通信已经发展到大规模商用并逐渐成为人们日常生活不可缺少的重要通信方式之一。随着数字技术的飞速发展与应用数字信号处理在通信系统中的应用越来越重要。其中对信号的调制解调技术一直是人们研究的重要方向之一，因为一个系统的通信质量，很大程度上依赖于所采用的调制解调方式，对调制解调方式的研究，将直接决定着通信

2、系统质量的好坏。可编程逻辑器件 （Programmable Logic Device ,PLD ）给数字系统的设计带来了革命性的变化。他的影响丝毫不亚于20 世纪70 年代单片机的发明和使用,可以毫不夸张的讲,PLD 能完成任何数字器件的功能,上至高性能CPU ,下至简单的74 电路。PLD 如同一张白纸,工程师可以通过原理图输入法,也可以通过硬件描述语言,还可以二者混合自由地设计一个数字系统。使用 PLD 来开发数字电路,可以大大缩短设计时间,减少 PCB 面积,提高系统的可靠性。PLD 的这些优点使得 PLD 技术在 20 世纪90 年代以后得到飞速的发展,成为电子设计领域中最具活力和发展

3、前途的一项技术。目前,这项技术 PLD 按其内部结构不同又延伸出两个分支,即复杂可编程逻辑器件 （Complex Programmable Logic Device,CPLD） 和现场可编程门阵列（Field Programmable Gate Array,FPGA ）,两者统称为可编程逻辑器件或CPLD/ FPGA。复杂可编程逻辑器件（CPLD）结合了专用集成电路和DSP的优势，既具有很高的处理速度，又具有一定的灵活性。因此，基于CPLD的数字调制解调系统的研究具有重要的实际意义。由于PSK系统抗噪声性能优于ASK和FSK，而且频带利用率较高，所以，在中、高速数字通信中被广泛采用。二、 可行

4、性分析随着微电子技术和现代计算机技术进一步发展和结合, 使得集成电路的设计出现新的技术EDA 技术。EDA (Electronic Design Automation) 技术是以计算机为基本工作平台, Max+Plus 2 等软件工具为开发环境, 采用原理图、硬件描述语言(Hardw are Description Language, HDL ) 等输入方式, 以可编程器件为硬件载体, 实现源代码编程、自动逻辑编译、逻辑简化、逻辑分割、逻辑综合、布局布线、逻辑优化和功能仿真的电子设计技术。EDA 技术克服了传统的数字电子系统或IC 设计中电路的设计复杂、调试困难、错误查找和修改十分不便、可移植

5、性差, 只有在设计出样机或生产出芯片后才能进行实测等缺点, 以其设计的标准化、规范化、通用性、可移植性与可测试性强等特点, 逐渐成为现代电子设计技术的核心。特别是使用了硬件描述语言VHDL , VHDL 的英文全称是VHSIC (Very High Speed Integrated Circuit) Hardw are Description Language, 即超高速集成电路硬件描述语言, 由于VHDL 语言具有与具体硬件电路和设计平台无关的特性, 并且具有良好的电路行为描述和系统描述能力,能从多个层次对数字系统进行建模和描述, 并在语言易读性和层次化、结构化设计方面, 表现了强大的生命力

6、和应用潜力, VHDL 还支持各种模式的设计方法、自顶向下与自底向上或混合设计, 在面对当今许多电子产品生命周期的缩短, 需要多次重新设计以融入最新技术, 改变工艺等方面都表现了良好的适应性。载有基带信号的高频正弦波信号称为载波，数学上准确表示正弦波时，经常采用振幅A、角频率 和相位 三要素，即y(t)=Acos(t+)根据基带信号的值，改变三要素中的任何一种，就有了3种基本的调制方式：数字信号对载波振幅调制称为振幅键控，即ASK（Amplitude Shift Keying）；对载波频率调制称为频移键控，即FSK（Frequency Shift Keying）；对载波相位调制称为相移键（相位

7、键控），即PSK(Phase Shift Keying)。 图1 2CPSK系统框图2CPSK由发送端的调制模块与接收端的解调模块构成，其系统框图如图1所示。在发送端，对于调制模块，首先产生两种不同相位的载波信号f1和f2，再通过一个二选一选通开关来选择载波信号，其中具体的载波信号由输入的基带信号来决定。这些信号处理都在CPLD中实现，输出的即为2CPSK调制信号，最后通过信道发送到接收端。对于解调模块，调制信号先由位同步提取电路提取出载波同步信号，然后由载波同步信号来控制计数器的启动与停止，分别对调制信号来计数，最后通过一个判决电路来判断输入的调制信号是0 还是1，输出的即为解调的基带信号。

8、2CPSK是受键控的载波相位按基带脉冲而改变的一种数字调制方式。 它以载波的不同相位去直接表示数字信息, 因此又被称为绝对移相方式, 通常采用相干解调, 相干解调方式是根据接收信号波形与本地载波的相对相位关系来恢复出原数字信息, 一旦本地载波参考相位发生跳变, 则恢复出的数字信息就会发生“倒”现象。 由于实际通信时参考基准相位的随机跳变是可能的, 而且不易被发觉, 为此实际中一般不采用 2CPSK方式, 而采用相对移相（2DPSK）方式 。2DPSK是利用前后相邻码元的相对载波相位值表示数字信息的一种方式, 即由前后码元相对相位的差值唯一确定信息符号, 因此解调2DPSK信号时并不依赖于某一固

9、定的载波参考相位, 只要通过鉴别前后相邻码元的相对相位关系就可以正确恢复出数字信息, 从而避免了2CPSK 方式的“倒” 现象发生。DPSK信号应用较多，但由于它的调制规律比较复杂，难以直接产生，目前DPSK信号的产生较多地采用码变换加CPSK调制而获得。这种方法是把原基带信号经过绝对码相对码变换后，用相对码进行CPSK调制，其输出便是DPSK信号。同样，对于DPSK信号的解调，则要经过相对码绝对码变换。其系统框图如图2所示。 图2 DPSK 系统框图三、 研究内容进行DPSK解调方案选择，给出线路结构、VHDL语言编程并提供设计结果。用CPLD实现PSK数字解调系统的方法，其实现步骤包括：1

10、.研究PSK解调系统的原理及设计方法；2.根据各个系统的总体功能与硬件特点，设计总体框图；3.根据VHDL语言特点，对系统进行VHDL建模；4.根据VHDL模型，进行具体VHDL语言程序设计；5.对设计的程序进行波形仿真。四、 研究方法CPSK解调模块的VHDL模型方框图如图3所示。图中的计数器q输出与发端同步的0相数字载波。判决器的工作原理是：把计数器输出的0相载波与数字CPSK信号中的载波进行逻辑“与”运算，当两比较信号在判决时刻都为“1”时，输出为“1”，否则输出为“0”，以实现解调的目的。 图3 CPSK 解调模块的VHDL模型方框图相对码绝对码之间的关系为：绝对码中的码元“1”使相对

11、码元改变，绝对码元“0”使相对码元不变；也可以说成，相对码元改变则对应的绝对码元为“1”，相对码元不变则对应的绝对码元为“0”，这个关系可以通过异或来实现。图4 相对码-绝对码转换模块的VHDL模型方框图由此，可得到相对码-绝对码转换模块的VHDL模型方框图，如图4所示。图中的计数器与图3中的计数器相同，异或门与寄存器共同完成绝/相变换功能。五、 拟解决的关键问题PSK解调的原理研究以及其实现的方案，了解CPLD的性能原理，整个系统设计的框架原理，了解VHDL语言的特点，编写分频、译码、相对码调制信号产生、CPSK解调以及其相对码到绝对码的VHDL程序语言，其中开始信号start和时钟信号cl

12、k要协调好，然后还有各个模块要有机的结合起来，才能实现预想的效果，最后就是软件仿真。六、 预期结果本次设计的是DPSK解调系统，先输入一个相对码调制信号，然后通过解调模块输出相对基带信号，最后通过相对码-绝对码转换模块得到绝对基带信号，以上可以在maxplus2里仿真实现，例：相对码调制信号： f1 f2 f1 f1 f2 f2 f1 f2 f2 f2 f1 f2 f1相对码基带信号:(0) 1 0 1 1 0 0 1 0 0 0 1 0 1绝对码基带信号： 1 1 1 0 1 0 1 1 0 0 1 1 1仿真成功以后，设计外围电路，选择相应器件并进行搭建，产生合适的clk信号、start信

13、号以及相对码调制信号:由晶振产生脉冲通过分频模块（由VHDL语言编写）得到合适的时钟信号clk，相对码调制信号由外界输入，寄存在一个寄存读取模块（由VHDL语言编写）以供解调模块（由VHDL语言编写）解调使用，将各个主要模块输出的信号寄存通过发光二极管显示，这样有利于实际结果和理论结果的比较，这些也可以先在maxplus2里仿真实现。七、 研究计划进度设计初步分以下阶段来逐步加以细化：1.第7学期第3周之前确定课题题目；2.第7学期第5周之前完成外文查阅和外文翻译初稿；3.第7学期第9周之前完成文献收集和查询，了解CPLD，VHDL语言，PSK解调相关知识；4.第7学期第12周之前列出开题报告

14、提纲；5.第7学期第14周之前完成开题报告（包括文献综述、外文翻译等所有文档），完成设计方案初稿；6.第7学期第15周指导老师批阅开题报告、文献综述和外文翻译；7.第7学期第17周之前进行学校开题报告答辩，完成设计方案修改稿；8.第8学期第1周至第6周完成基于CPLD的PSK解调系统的分析及设计、调试；9.第8学期第7周之前准备好接受指导老师的中期检查，检查内容为毕业设计工作进展；10.第8学期第12周之前完成毕业论文设计的初稿，交指导教师审阅后进行修改；11.第8学期第13周之前完成毕业设计（论文）的终搞（包括内容、格式、撰写规范等），经指导老师审阅后，按照要求对论文设计进行装订（由分院统一

15、封面）；12.第8学期第15周之前完成答辩；毕业设计结束前需上交：开题报告（包括文献综述、外文翻译）合订本一份；毕业设计论文二份（文字版）和电子版（一份）。毕业设计（论文）开题报告（含文献综述、外文翻译）装订本插页2-3毕业设计（论文）文 献 综 述（包括国内外现状、研究方向、进展情况、存在问题、参考依据等）关于PSK调制/解调及CPLD/FPGA的综述一、国内外现状当今社会通信信号调制识别成为研究热点之一，国内外都有相关方面的研究，并且取得很好的结果。近十几年来，随着计算机，人工智能，模式识别和信号处理等技术的飞速发展.通信信号的自动调制识别技术得到长足地发展1。数字调制传输在现代通信中发挥

16、着越来越重要的作用, 2PSK及2DPSK是数字调制传输的两种常用方式，PSK是由载波相位来表示信号占和空或者二进制1和O。对于有线线路上较高的数据传输速率，可能发生4个或8个不同的相移，系统要求在接收机上有精确和稳定的参考相位来分辨所使用的各种相位。利用不同的连续的相移键控，这个参考相位被按照相位改变而进行的编码数据所取代，并且通过将相位与前面的位进行比较来检测。而DPSK是通过相位的改变，来传送信息。随着社会的不断数字化，数字集成电路得到广泛应用。数字集成电路本身在不断地进行更新换代2。它由早期的电子管、晶体管、小中规模集成电路、发展到超大规模集成电路(VLSIC，几万门以上)以及许多具有

17、特定功能的专用集成电路。但是，随着微电子技术的发展，设计与制造集成电路的任务已不完全由半导体厂商来独立承担。系统设计师们更愿意自己设计专用集成电路(ASIC)芯片，而且希望ASIC的设计周期尽可能短，最好是在实验室里就能设计出合适的ASIC芯片，并且立即投入实际应用之中，因而出现了现场可编程逻辑器件(FPLD)，其中应用最广泛的当属现场可编程门阵列(FPGA)和复杂可编程逻辑器件(CPLD) 3。硬件描述语言HDL是一种用形式化方法描述数字电路和系统的语言。利用这种语言，数字电路系统的设计可以从上层到下层（从抽象到具体）逐层描述自己的设计思想，用一系列分层次的模块来表示极其复杂的数字系统4。然

18、后，利用电子设计自动化（EDA）工具，逐层进行仿真验证，再把其中需要变为实际电路的模块组合，经过自动综合工具转换到门级电路网表。接下去，再用专用集成电路ASIC或现场可编程门阵列FPGA自动布局布线工具，把网表转换为要实现的具体电路布线结构5。目前，这种高层次(high-level-design)的方法已被广泛采用。据统计，目前在美国硅谷约有90%以上的ASIC和FPGA采用硬件描述语言进行设计6。硬件描述语言HDL的发展至今已有20多年的历史，并成功地应用于设计的各个阶段：建模、仿真、验证和综合等。到20世纪80年代，已出现了上百种硬件描述语言，对设计自动化曾起到了极大的促进和推动作用7。但

19、是，这些语言一般各自面向特定的设计领域和层次，而且众多的语言使用户无所适从。因此，急需一种面向设计的多领域、多层次并得到普遍认同的标准硬件描述语言。20世纪80年代后期，VHDL和Verilog HDL语言适应了这种趋势的要求，先后成为IEEE标准。现在，随着系统级FPGA以及系统芯片的出现，软硬件协调设计和系统设计变得越来越重要。传统意义上的硬件设计越来越倾向于与系统设计和软件设计结合。硬件描述语言为适应新的情况，迅速发展，出现了很多新的硬件描述语言，像Superlog、SystemC、Cynlib C+等等8。究竟选择哪种语言进行设计，整个业界正在进行激烈的讨论。因此，完全有必要在这方面作

20、一些比较研究，为EDA设计做一些有意义的工作，也为发展我们未来的芯片设计技术打好基础。二、进展情况及研究方向早期的可编程逻辑器件只有可编程只读存贮器(PROM)、紫外线可按除只读存贮器(EPROM)和电可擦除只读存贮器(EEPROM)三种。由于结构的限制，它们只能完成简单的数字逻辑功能9。 其后，出现了一类结构上稍复杂的可编程芯片，即可编程逻辑器件(PLD)，它能够完成各种数字逻辑功能10。典型的PLD由一个“与”门和一个“或”门阵列组成，而任意一个组合逻辑都可以用“与一或”表达式来描述，所以， PLD能以乘积和的形式完成大量的组合逻辑功能。这一阶段的产品主要有PAL(可编程阵列逻辑)和GAL

21、(通用阵列逻辑) 11。 PAL由一个可编程的“与”平面和一个固定的“或”平面构成，或门的输出可以通过触发器有选择地被置为寄存状态。 PAL器件是现场可编程的，它的实现工艺有反熔丝技术、EPROM技术和EEPROM技术12。还有一类结构更为灵活的逻辑器件是可编程逻辑阵列(PLA)，它也由一个“与”平面和一个“或”平面构成，但是这两个平面的连接关系是可编程的。 PLA器件既有现场可编程的，也有掩膜可编程的13。 在PAL的基础上，又发展了一种通用阵列逻辑GAL (Generic Array Logic)，如GAL16V8,GAL22V10 等。它采用了EEPROM工艺，实现了电可按除、电可改写，

22、其输出结构是可编程的逻辑宏单元，因而它的设计具有很强的灵活性，至今仍有许多人使用。 这些早期的PLD器件的一个共同特点是可以实现速度特性较好的逻辑功能，但其过于简单的结构也使它们只能实现规模较小的电路14。 为了弥补这一缺陷，20世纪80年代中期。 Altera和Xilinx分别推出了类似于PAL结构的扩展型 CPLD(Complex Programmab1e Logic Dvice)和与标准门阵列类似的FPGA(Field Programmable Gate Array)，它们都具有体系结构和逻辑单元灵活、集成度高以及适用范围宽等特点。 这两种器件兼容了PLD和通用门阵列的优点，可实现较大规

23、模的电路，编程也很灵活。与门阵列等其它ASIC(Application Specific IC)相比，它们又具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及可实时在线检验等优点，因此被广泛应用于产品的原型设计和产品生产(一般在10,000件以下)之中。几乎所有应用门阵列、PLD和中小规模通用数字集成电路的场合均可应用FPGA和CPLD器件15。PLD 在近20 年的时间里已经得到了巨大的发展,在未来的发展中,将呈现以下几个方面的趋势:（1） 向大规模、高集成度方向进一步发展当前,PLD 的规模已经达到了百万门级,在工艺上,芯片的最小线宽达到了 0.13m,并且还

24、会向着大规模、高集成度方向进一步发展。（2） 向低电压、低功耗的方向发展PLD 的内核电压在不断的降低,经历 5 V 3.3 V 2.5 V 1.8 V 的演变,未来将会更低。工作电压的降低使得芯片的功耗也大大减少,这样就适应了一些低功耗场合的应用,比如移动通信设备、个人数字助理等。（3） 向高速可预测延时方向发展由于在一些高速处理的系统中,数据处理量的激增要求数字系统有大的数据吞吐速率,比如对图像信号的处理,这样就对 PLD 的速度指标提出了更高的要求;另外,为了保证高速系统的稳定性,延时也是十分重要的。用户在进行系统重构的同时,担心的是延时特性会不会因重新布线的改变而改变,如果改变,将会导

25、致系统性能的不稳定性,这对庞大而高速的系统而言将是不可想象的,带来的损失也是巨大的。因此,为了适应未来复杂高速电子系统的要求,PLD 的高速可预测延时也是一个发展趋势。（4 ）向数摸混合可编程方向发展迄今为止,PLD 的开发与应用的大部分工作都集中在数字逻辑电路上,在未来几年里,这一局面将会有所改变,模拟电路和数摸混合电路的可编程技术得到发展。目前的技术 ISPPAC 可实现 3 种功能:信号调整、信号处理和信号转换。信号调整主要是对信号进行放大、衰减和滤波;信号处理是对信号进行求和、求差和积分运算;信号转换则是指把数字信号转换成模拟信号。EPAC 芯片集中了各种模拟功能电路,如可编程增益放大

26、器、可编程比较器、多路复用器、可编程 A/D 转换器、滤波器和跟踪保持放大器等。（5） 向多功能、嵌入式模块方向发展现在,PLD 内已经广泛嵌入 RAM/ ROM ,FIFO 等存储器模块,这些嵌入式模块可以实现更快的无延时的运算与操作。特别是美国 Altrea 公司于2000 年对可编程片上系统 （System On Programmable Chip ,SOPC） 的提出,使得以 FPGA 为物理载体、在单一的 FPGA 中实现包括嵌入式处理器系统、接口系统、硬件协处理器或加速器系统、DSP 系统、数字通信系统、存储电路以及普通数字系统更是成为目前电子技术中的研究热点。微电子设计工业的设计

27、线宽已经从0.25m向 0.18m变迁，而且正在向0.13m和90nm的目标努力迈进。到0.13m这个目标后，90%的信号延迟将由线路互连所产生。为了设计工作频率近2GHz的高性能电路，就必须解决感应、电迁移和衬底噪声问题（同时还有设计复杂度问题）。未来几年的设计中所面临的挑战有哪些？标准组织怎样去面对？当设计线宽降到0.13m，甚至更小时，将会出现四个主要的趋势： 设计再利用； 设计验证（包括硬件和软件）； 互连问题将决定对时间、电源及噪声要求； 系统级芯片设计要求。满足未来设计者需要的设计环境将是多家供应商提供解决方案的模式，因为涉及的问题面太广且太复杂，没有哪个公司或实体可以独立解决。实

28、际上，人们完全有理由认为，对下一代设计问题解决方案的贡献，基础研究活动与独立产业的作用将同等重要16。三、存在问题CPSK方式会产生“倒”现象，2DPSK虽然能解决这个问题，但是其系统抗白噪声性能比2PSK差，且多了码变换的过程，增加了其设备的复杂性。自然界中存在着各种干扰，芯片持行的可靠性，以及程序语言的繁杂性。四、参考文献1 袁俊泉，等，Verilog HDL数字系统设计及其应用M，西安：西安电子科技大学出版社，20022 姜立东，等，VHDL语言程序设计及应用M，北京：北京邮电大学出版社，20013 贾达, 马芙蓉, 汪霞. 基于FPGA的ASK、PSK、FSK信号的设计与实现J. 兰州

29、石化职业技术学院学报 , 2007,(02)4 罗文超, 徐钊, 盛祥佐. 一种基于DDS的QPSK调制器及其FPGA实现J. 电讯技术 , 2007,(04) 5 樊昌信，张甫翎，等. 通信原理M.北京：国防工业出版社，2005：129-1846 梅灿华，张潜. 基于FPGA的键控移频调制解调器的设计与实现J. 合肥：安徽大学学报，2003，27（2）：22-277 徐慧，徐锋. 2FSK信号产生器的FPGA设计J. 北京：现代电子技术，2005，10（22）：60-618 张胜宇, 谭作亘. 基于CPLD的计算机并口EPP模式通讯实现J. 微计算机信息 , 2007,(26)9 张鸣芸,

30、张伯珩, 边川平, 张艳喜, 许哲. 基于单片机和CPLD的控制系统的设计J. 科学技术与工程 , 2007,(17) 10 吕新正, 洪一, 柳桃荣. 基带PSK信号的编码规律恢复算法J. 舰船电子对抗 , 2007,(04)11 邓振淼, 刘渝. MPSK信号载频盲估计J. 通信学报 , 2007,(02)12 熊秋娥, 熊英华. 基于VHDL的数字频率计设计J. 现代计算机 , 2007,(03)13 潘松, 黄继业.EDA 技术实用教程M . 北京: 科学出版社, 2002 14 Jihong Lee and Baeseung Seo. Real-time Remote Monitor

31、ing System Based on Personal Communication ServiceJ. IEEE Intelligent System 2001.715 Liu, K. J. R.;Siriwongpairat, W. P.; Ultra-Wideband Communications SystemsM. China Machine Press, 200716 Mak, W.-K.; Lai, C.-L.; On Constrained Pin-Mapping for FPGA–PCB Codesign Computer-Aided Design of Integ

32、rated Circuits and SystemsJ, IEEE Transactions on Volume 25, Issue 11, Nov. 2006 Page(s):2393 -2401毕业设计（论文）开题报告（含文献综述、外文翻译）装订本插页2-4（学生填写）毕业设计（论文）译文及原稿译文题目 PSK系统误比率的半解析估计方法 原稿题目 Semianalytic BER Estmation For PSK 原稿出处 Principles of Communication Systems Simulation with Wireless Applications （在“原稿出处”中

33、对原稿的来源进行说明，包括作者姓名、出处、出版信息等；有两篇以上译文的，按如下顺序列出：译文题目一、原稿题目一、译文题目二、原稿题目二）PSK系统误比率的半解析估计方法现在我们简单地考虑开发一种算法，以使用半解析仿真来确定BPSK系统中的误比率，我们采用一种很容易就可以扩展到QPSK系统的方法进行处理。考虑如图1所示的信号星座，发送信号的点用S1和S2表示相应的判决区域用D1和D2表示。如果发送的是Si而接收信号落在区域Di中，则接收机做出了正确的判决；图1 PSK系统误比率的半解析估法不然，就发生了错误。在图1中，我们假设发送的是S1而接收的是。正如在上节中所讨论的那样，由于存在符号间干扰、

34、非线性或者损害信号的其他因素，S1跟会不同。用dx表示S1跟之差。在发送S1的条件下，条件差错概率为亦即使用高斯Q函数来表示，上式变为因此，已知由蒙特卡罗仿真求得的以及，就可以确定条件误比特率。在确定时，可由仿真的冲激响应求出BN值。假设Sk是N比特长的仿真序列中的第k个发送比特。对于每一个k值，Sk是S1或S2。条件误比特率为通过对整个N比特序列作平均，所得总体误比特率为例1（PSK） 附录C是执行PSK系统半解析仿真的MATLAB代码，所采用的方法如前所述。由于对称性，将所接收的符号旋转成正值，引起符号间干扰的发送滤波器带宽等于比特率。从图2中能清楚地看到由ISI造成的误比特率增加。 图2

35、 BPSK系统误比特率估计的半解析方法QPSK系统误比特率的半解析估计方法现在考虑QPSK系统的符号差错概率Ps的半解析估计器。由于QPSK的信号星座图有四个点而不是两个，并且信号空间是二维而不是一维，因此QPSK半解析估计器的不同之处在于前者必须为正交信道增加一维。考虑如图3所示的信号星座图。发送的信号点记作Si，i=1，2，3，4，判决区域记作Di，i=1，2，3，4。如前所述，如果发送的是Si，而接收到的信号落在区域Di中，则接收机作出了正确的判决，否则就发生了差错。在图3中，假设发送的是S1，接收的无噪声信号记作。由于存在符号间干扰和失真，。因为仿真考虑了符号间干扰的影响而没有考虑噪声

36、的影响，所以半解析仿真所确定的是而不是。图3 QPSK系统误比特率的半解析估计 的同相和正交分量分别用和表示，其中，。当考虑噪声时，分别在和上加入nx和ny。此时，在发送S1的条件下，如果，则作出了正确的判决；如果，则发生错误。记住，由于开发的是半解析仿真估计器，噪声的影响用解析方法作了处理，所以没有出现在图3中。给定信号空间中接收到的（无噪声）信号是，现在要确定会导致差错的噪声分量nx和ny。这个问题很类似刚考虑过的是二维信号空间而不是一维。我们假设同相和正交噪声分量不相关并且是联合高斯分布的，因此，在发送S1 接收情况下，发生差错的条件感率是其中nx和ny是同相和正交噪声分量，为噪声的方差

37、。为简化记号，令和作了这些改变，式（10-21）化为该式的上界可表示为因为判决区域D3在式（10-25）中出现了两次，所以这个式子给出的是上界。根据判决区域的定义可得可以看出式（10-26）中的四个积分中有两个为1，所以把式（10-22）和式（10-23）代入上式中，并利用和的定义，就可以得到条件差错概率的上界。条件差错概率的这个上界为其中Q(.)还是代表高斯Q函数。根据对称性，四种可能发送符号中的任何一种都有相同的条件差错概率。和PSK系统一样，假设Sk是N个仿真符号序列中的第K个发送符号。对每个k值，1kN，Sk是S1、S2、S3、或S4。根据式（10-28），条件无符号率的界为通过对总的

38、N个符号序列的条件符号差错概率作平均，所得总的误符号率为比特差错概率PE为PS/2。注意在PSK系统中得到的是准确的解，而在QPSK系统中得到的是一个上界。这里用来开发半解析估计器的方法可以很容易地扩展到MPSK和QAM系统1。在本书余下部分中对许多系统的性能进行评估时，都会采用这里的估计器。其中包括用来说明无线通信系统中多径和衰落影响的例子，以及用来说明频率多路复用卫星通信系统中非线性失真影响的例子。例2（QPSK）QPSK系统半解析仿真的MATLAB执行代码在附录D中。仿真的目的是考察发送滤波器引起的ISI所产生的影响。滤波器的带宽设为符号率（比特率的一半，即BW=rb/2）。因为信号星座

39、图是对称的，如同前面所讨论的一样，所有接收到的信号都旋转到第一象限。执行仿真所得到的信号星座图和误比特率如图4所示。左半图所示为信号星座图。注意所接收到的信号星座图不再是跟理想QPSK系统一样只有四个点，而是有16个点所组成。为搞清楚其中的缘由，假设在第一象限中的信号点所代表的数据比特是00，同时假设由于ISI所造成的系统记忆长度是两个符号（当前的和前面发送的符号），因此，发送00将产生四个信号点。这四个信号点分别为00|00、00|01、00|10、00|11，其中垂线分离当前的符号（00）和先前发送的符号。注意第一象限中的四个点中的每一个都是由稍稍散布着的多个点所组成，这些散布是由于系统表

40、现出来的记忆长度超过两个符号所造成的，尽管这些额外记忆的影响很小。图4的右半图所示为带发送滤波器系统的误比特率，同时作为参考还画出了AWGN的结果，很明显可以看到ISI导致了误比特率的增加。 图4 QPSK系统半解析仿真的结果数据序列的选择在将半解析方法应用于带记忆的系统时，非常重要的一点是，对于给定的系统记忆长度，使用的数据源所产生的数据序列要能表示出数据符号所有可能的组合。例如，如果记忆长度是三（当前符号加上前两个符号），则符号差错概率为一般情况下，对于每一个（Sk,Sk-1,Sk-2）序列，差错概率是不同的。因此为了准确地体现记忆效应，Sk,Sk-1和Sk-2的所有组合都必须出现相同的次

41、数。一般说来，如果一个二进制系统具有横跨N个符号的显著记忆性，则仿真中的数据源必须以相同的次数产生所有的长度为N的二进制序列。长度为N的二进制系统具有2N个序列，有三种常用的方法可以满足或至少是近似地满足这一要求。方法如下：1. 如果N比较大，可以用PN序列作为数据源。如第七部分所述，由于序列不会出现连续N个零，所产生的序列数并不是所期望的2N，而是L=2N -1。这就会产生不平衡的序列，有L/2个1，（L/2）-1个0，如果N很大，则可忽略它的影响。注意我们可以任意选择大于记忆长度的N值，以减轻它的影响，但是如果N过大，则需要较长的仿真执行时间。2. 如果希望得到一个平衡的序列，可以使用de

42、Bruijn序列2.如第七部分所简述，要产生deBruijn序列，只需在PN序列发生器输出N-1个零后再增加一个零。3. 当然也可以简单地利用随机数实现半解析序列。如果序列足够长，所有的数据符号组合都会近似地出现同样次数。这就是例1和例2所采用的方法。小结在这一部分给出了二进制PSK和差分QPSK通信系统的仿真实例，首先开发了严格的蒙特卡罗仿真。利用前一部分所提出的基本概念，可以很容易地开发出这些仿真。PSK系统非常简单，只是用来阐明一些基本概念，其中所考虑的不利影响因素只有符号间干扰和加性信道噪声，而差分QPSK的仿真例子则更加接近实际系统。我们接着讨论了半解析仿真。在PSK和QPSK两种情

43、况下的系统误比特率的半解析估计器是不同的，所以进行半解析仿真的过程并不是唯一的。尽管估计器很不相同，但是半解析仿真通过传统的蒙特卡罗仿真来考虑系统中所有的确定性影响，如符号间干扰和非线性失真，因此所用到的方法论是相同的。噪声和其他随机因素的影响则用解析方法处理，这就要求知道进行比特或符号判决所需样本的概率密度函数。最简单也是最常用的情况是，假设噪声是高斯分布的，同时假设从噪声进入点到进行比特或符号判决的点之间的系统是线性的。在这中情况下，判决统计量的pdf是高斯分布的，执行蒙特卡罗仿真是为了得到判决统计量的均值。我们看到在那些可以应用半解析方法的场合，所得的仿真都很快。Semianalytic

44、 BER Estimation for PSKWe now briefly consider the development of an algorithm for the determination of the BER in a binary PSK system using semianalytic simulation. We do this in a way that is easily extendable to QPSK. Consider the signal constellation illustrated in Figure 1. The transmitted sign

45、al points are denoted S1 and S2 and the corresponding decision regions are denoted D1 and D2.A correct decision is made at the receiver if Si is transmitted and the received signal falls in region Di;otherwiseFigure 1 Semianalytic BER estimation for PSK.an error occurs. In Figure 1 we assume that S1

46、 is transmitted and is received. As discussed in the previous section,S1 and differ because of intersymbol interference, nonlinear distortion, of other signal-degrading effects. The difference between S1 and is denoteddx. The conditional error probability, conditioned on the transmission of S1 iswhi

47、ch isIn terms of the Gaussian Q-function, the preceding equation becomesThus, knowledge of , determined using MC simulation, and ，allows the conditional BER to be determined. In determining the value of BN is found from the simulated impulse response hn.Assume that Sk is the kth transmitted bit in a simulated sequence