哈工大电信学院eda课程设计通用通信信号源设计-学位论文.doc

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1、Harbin Institute of Technology课程设计说明书（论文）课程名称： 课程设计 设计题目： 通用通信信号源设计 院 系： 电子信息与工程学院 班 级： 电子信息2班 设 计 者： 王珊珊 学 号： 110520204 指导教师： 赵雅琴 设计时间：2014年3月13日至2014年5月 10 日哈尔滨工业大学2013年6月 10日哈尔滨工业大学课程设计任务书 姓 名：王珊珊 院 （系）：电子信息与工程学院 专 业：电子信息工程 班 号：1105202 任务起至日期2014年 3 月 13 日至 2014 年 5月 10 日 课程设计题目： 通用通信信号源设计 已知技术参数

2、和设计要求：设计一个通用通信信号源。技术参数：（1）可以产生的信号类型：方波、三角波、正弦波、锯齿波；AM、FM、ASK、FSK、PSK、16QAM、GMSK（2）基带信号频率范围：01MHz可调（3）射频频率范围：0300MHz可调（4）要求给出系统方案的数学模型，分别采用MATLAB和Quartus II进行仿真，给出采用MATLAB实现每种信号的仿真波形，给出采用QUARTUS II仿真得到的PSK的仿真图。提交材料：(1) 纸质报告;(2)PPT;(3)电子版报告、所有EDA仿真源文件、PPT，以“学号+姓名命名”所有电子版文件由班长收齐后压缩成一个文件，以班级号命名，发送到老师的邮箱

3、：Yaqin_zhao 工作量：1. 查找资料，设计论证方案：阐明所选设计方案优点，给出系统框图。2. 具体说明各部分电路图的工作原理，具体各个电路选择、元器件选择和数值计算。3. 仿真验证：MATLAB的程序清单、和Quartus II编程文件（原理图，或VHDL源程序及框图），给出采用MATLAB和Quartus II 仿真结果4. 绘制电路原理图5. 绘制印刷电路图6. 元器件列表 7. 编写调试操作8. 打印论文 工作计划安排：1. 查找资料、设计论证方案具体各个电路选择、元器件选择和数值计算绘制电路原理图一周2. 电路仿真与设计计算一周3. 绘制印刷电路图、元器件列表一周4. 编写调

4、试操作、打印论文 一周 同组设计者及分工： 每人一组单独完成 指导教师签字_ 2013年 5月15日 教研室主任意见： 教研室主任签字_ 2012年5月25日*注：此任务书由课程设计指导教师填写哈尔滨工业大学课程设计说明书（论文）摘 要在通信系统的科研实验中, 常常需要用到多种不同频率的信号, 如正弦波、三角波、方波和锯齿波等, 因此多波形信号发生器的应用十分广泛。传统的波形发生器多采用模拟分立元件实现, 产生的波形种类要受到电路硬件的限制, 体积大, 灵活性和稳定性也相对较差。近年来, 以数字技术为基础的波形发生器得到了飞速的发展,性能指标都达到了一个新的水平。现场可编程门阵列器件具有容量大

5、、运算速度快、现场可编程等优点, 使得许多复杂的电路有了新的实现途径, 越来越被广泛地应用到实际系统中。本文基于DDS(直接数字频率合成原理)及FPGA技术, 利用Quartus II 9.0 软件和Matlab数学工具, 配合相应外围器件实现通用通信信号源设计, 电路结构简单、易于扩展, 具有极大的灵活性和方便性。实现的通用通信信号源可产生正弦波、三角波、锯齿波和方波信号, 输出信号频率在一范围内可调。而且可以实现AM、FM、ASK、FSK、PSK、16QAM、GMSK功能。完成了部分功能的软硬件仿真，并用AltiumDesigner制作了PCB板。关键词：通信；频率；信号；正弦波；方波；三

6、角波；锯齿波；波形发生；FPGA；DDS；Quartus；Matlab；电路；仿真。目 录摘要 . .第1章 设计原理1 1.1 DDS模块11.2 信号发生模块31.2.1正弦波的产生31.2.2锯齿波的产生51.2.3方波波的产生51.2.4三角波的产生61.2.5波形选择VHDL设计61.2.6顶级原理图设计及波形仿真71.3 调制模块121.3.1 AM调制121.3.2 FM调制151.3.3 ASK调制171.3.4 FSK调制181.3.5 PSK调制191.3.6 16QAM调制211.3.7 GMSK调制271.3.8 控制模块设计301.3.9 顶层原理图设计31第2章 P

7、CB板制作33参考文献37- 14 -第1章 设计原理设计主要分为三个模块进行：DDS直接数字频率合成模块；信号发生模块；调制功能模块。下面分别对三个模块进行介绍。1.1 DDS模块直接数字频率合成是基于奈奎斯特抽样定理和数字波形合成原理而发展起来的一种数字化的频率合成技术。根据该定理，对于1个周期的连续波形信号，可以沿着其相位轴方向，以等量的相位间隔对其进行相位/ 幅度采样,得到1个周期性的波形信号的离散相位的幅度序列，并对模拟幅度进行量化，对量化后的幅度采用相应的二进制数据进行编码。这样就可以把1个周期性的连续信号转换成1系列离散的二进制序列，最后把它存储在只读存储器中，每个存储单元的地址

8、就是相位取样地址，而存储单元的内容即是量化的正弦波的幅度值。这样的1个只读存储器构成1 个与2周期内相位取样相对应的波形函数查找表，由于其存储的是1个周期的波形的幅度值，所以又称其为波形存储器。一个完整的DDS 内部结构由N位频率控制寄存器、模2N加相位累加器、正弦“相位- 幅度”转换表ROM、存储器及数模转换器DAC 等几部分组成。本模块设计只选取前半部分及由累加器和相位寄存器构成的相位累加器，如图1-1所示。 N输出时钟相位寄存器频率控制字K累加器图1-1 相位累加器若频率控制字为K,相位累加器为N位，参考时钟频率为,则输出频率为，最小频率分辨率为 由以上两个式子可以看出，DDS的输出频率

9、的下限对应于频率控制字K=0的情形，即。根据奈奎斯特抽样定律，DDS的输出上限频率为时钟频率的1/2，但由于实际输出低通滤波器的非理想特性，工程上可实现的频率上限为。即若参考频率为 ，DDS的输出频率范围为0 0.4。由于本设计要求为基带信号频率范围：01MHz可调，设可调精度（步长）：10KHz射频频率范围：0300MHz可调，设可调精度（步长）：3MHz由此可列出方程 解得用于基带信号的时钟频率为，用于射频信号的时钟频率，而相位累加器的N都为8。本模块的FPGA实现如图1-1所示。图1-2 FPGA其封装后用dds8b表示，如图1-3所示图1-3 dds8b本模块的VHDL代码如下：1.a

10、dder8b：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adder8b isport(a: in std_logic_vector(7 downto 0);b: in std_logic_vector(7 downto 0);s: out std_logic_vector(7 downto 0);end adder8b;architecture behav of adder8b isbegins=a+b;end behav;2. reg8b：library ieee;use i

11、eee.std_logic_1164.all;entity reg8b isport(load : in std_logic;din : in std_logic_vector(7 downto 0);dout : out std_logic_vector(7 downto 0);end reg8b;architecture behav of reg8b isbeginprocess(load,din)beginif loadevent and load =1 thendout =din;end if;end process;end behav;1.2 信号发生模块本模块的设计，正弦波是基于查

12、找表方法；方波、三角波、锯齿波由于原理简单，可直接生成，所以不必用查找表方法，因为查找表必定耗费资源。1.2.1正弦波的产生通过预先计算出一个一个周期正弦波幅度值表,然后由前级dds8b的输出作为查表地址，进而输出实现正弦波。正弦波幅度值表由Matlab产生，并生成.mif文件供Quartus II创建ROM表。Matlab代码如下：width=6;depth=256;index=linspace(0,2*pi,depth);sin_a=sin(index);sin_d=fix(sin_a*(2width-1)+128);plot(sin_d);axis(0,depth-1,0,2width+

13、127);addr=0:depth-1;str_width=strcat(WIDTH=,num2str(width);str_depth=strcat(DEPTH=,num2str(depth);fid=fopen(f:sin.mif,w);fprintf(fid,str_width);fprintf(fid,;n);fprintf(fid,str_depth);fprintf(fid,;nn);fprintf(fid,ADDERSS_RADIX=DEC;n);fprintf(fid,DATA_RADIX=DEC;nn);fprintf(fid,CONTENT BEGINn);fprintf(

14、fid,t%d:%d;n,addr;sin_d)fprintf(fid,END;n);fclose(fid);其Matlab仿真波形如图1-4所示图1-4 Matlab 仿真图Quartus II创建ROM表用sinrom表示，如图1-5所示。图1-5 sinrom1.2.2锯齿波的产生由于前级dds8b输出的是一个周期递增的8位二进制数，它便是一个锯齿波，所以，本级只要直接输出即可。1.2.3方波波的产生由于前级dds8b输出的是一个周期递增的8位二进制数,所以只要当最高位为1时输出为高，最高位为0时输出为低即可产生方波。其VHDL代码如下：library ieee;use ieee.std

15、_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity fangbo isport(k:in std_logic_vector(7 downto 0);q:out std_logic_vector(7 downto 0);end;architecture str of fangbo isbeginprocess(k)beginif k(7)=1 thenq=11111111;elseq=00000000;end if;end process;end;Quartus II封装后用fan

16、gbo表示，如图1-6所示。图1-6 fangbo1.2.4三角波的产生由于前级dds8b输出的是一个周期递增的8位二进制数，只需当最高位为1时将原值取反，而最高位为0时，将原值输出即可。其VHDL代码如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity sanjiaobo isport(k:in std_logic_vector(7 downto 0);q:out std_logic_vector(7 downto 0);e

17、nd;architecture str of sanjiaobo isbeginprocess(k)begin if k(7)=0 thenq = k;elsif k(7)=1 thenq q=d1;dq=d2;dq=d3;dq=d4;dq=255 tmp=0; end L(ss+1)=tmp;end三角波仿真如图1-13示图1-13 Matlab 仿真图代码如下：L=zeros(256,1);tmp=0;x=2;a=0;for ss=0:255 if a=0 if tmp=254 tmp=255; a=1; else tmp=tmp+x; end else if tmp0);for coun

18、t in 0 to 7 loop carry:=0; if(b_in(count)=1) then for index in 0 to 7 loop carry_in:=carry; carry:=(y_out(index+count) and a_in(index) or (carry_in and (y_out(index+count) xor a_in(index); y_out(index+count):=y_out(index+count) xor a_in(index) xor carry_in; end loop; y_out(count+8):=carry; end if; e

19、nd loop;y=y_out;end process behavior;end architecture rtl;符号如图1-16所示。图1-16加法器VHDL代码如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adder8b isport(a: in std_logic_vector(7 downto 0);b: in std_logic_vector(7 downto 0);s: out std_logic_vector(7 downto 0);end adder8b;a

20、rchitecture behav of adder8b isbegins=a+b;end behav;符号如图1-17所示.图1-17data_conversion代码如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity date_conversion isport(a: in std_logic_vector(15 downto 0);q: out std_logic_vector(7 downto 0);end date_conversion;architecture rtl

21、of date_conversion isbeginq(7 downto 0)=a(15 downto 8);end rtl;符号如图1-18所示。图1-181.3.2 FM调制频率调制及高频振荡的振幅保持不变，瞬时角频率随调制信号成线性变化。频率调制（FM）后的信号频谱不再是原调制信号频谱的线性搬移，而是频谱的非线性变换，会产生与频谱搬移不同的新的频率成分，故又称为非线性调制。给出频率调制信号的表达式：通过DDS 技术产生线性FM 波的关键就是产生线性变化的频率控制字，设为产生载波序列对就的频率控制字，K为相对于载波频偏的频率控制字，对应调频步进的频率控制字。线性调频频率控制字的实现框图如图

22、1-19所示。图1-19图1-20给出了DDS调频信号发生器的核心Quar2tus II 9.0 FPGA 设计电路图。图1-20图中所有模块前文均有叙述，这里不再赘述。其封装后用表示，如图1-21所示.图1-211.3.3 ASK调制数字信号对载波振幅的调制称为振幅键控即ASK(Amplitude Shift Keying)设计思想是，当基带信号为1时，输出载波，当亟待信号为0时，输出为0。原理如图1-22所示。图1-22其VHDL实现代码如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;u

23、se ieee.std_logic_arith.all;entity ask isport(x : in std_logic;carrer: in std_logic_vector(7 downto 0);y: out std_logic_vector(7 downto 0);end;architecture rtl of ask isbeginprocess(x)beginif x=0 theny=00000000;elsey=carrer;end if;end process;end;用ask表示，如图1-23所示。图1-231.3.4 FSK调制对载波频率的调制称为频移键控即FSK(Fr

24、equency Shift Keying)设计思想是：当基带信号为1时，对应载波频率为，当基带信号为0时，对应载波频率为。其原理如图1-24所示。图1-24其VHDL实现代码如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity fsk isport(x : in std_logic;carrer1: in std_logic_vector(7 downto 0);carrer2: in std_logic_vector(7 d

25、ownto 0);y: out std_logic_vector(7 downto 0);end;architecture rtl of fsk isbeginprocess(x)beginif x=0 theny=carrer1;elsey=carrer2;end if;end process;end;用fsk表示，如图1-25所示。图1-251.3.5 PSK调制对载波相位的调制称为相移键控即PSK(Phase Shift Keying)如果二进制序列的数字信号1和0分别用载波的相位和0这两个离散值来表示，而其幅度和频率保持不变。这种调制方式成为二进制绝对相移键控。设计思想是：当基带信号分

26、别为0和1时的相位差是，其原理如图1-26所示。图1-26其VHDL实现代码如下：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;entity psk isport(x : in std_logic;carrer: in std_logic_vector(7 downto 0);y: out std_logic_vector(7 downto 0);end;architecture rtl of psk isbeginprocess(x)b

27、eginif x=0 theny=carrer;elseymoclk,clockout=clk1);m2: ser2par port map(sin=sein,rst=morst,ena=moena,clock=moclk,clock2=clk1,xout(3 downto 2)=para,xout(1 downto 0)=para2);m3: code2to4 port map(clk=clk1,rst=morst,ena=moena,level2=para(1 downto 0),level4=codereg(5 downto 3);m4:code2to4 port map(clk=clk1,rst=morst,ena=moena,level2=para2(1 downto 0),level4=codereg(2 downto 0);m5: prod port map(clk=clk1,rst=morst,ena=moena,dataA=carriersin,dataB=codereg(5 downto 3),dataout=codeout1);m6: prod port map(clk=clk1,rst=morst,ena=moena,da