单片机硬件参数设计解析.docx

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1、单片机硬件参数设计解析摘要：随着目前新技术、新工艺的不断出现，高速单片机的应用越来越广，对硬件的牢靠性问 题便提出更高的要求。本文将从硬件的牢靠性角度描述高速单片机设计的关键点。关键词： 高速单片机牢靠性特性阻抗SI PI EMC热设计引言随着单片机的频率和集成度、单位面积的功率及数字信号速度的不断提高，而信号的幅度却不断降低，原先设计好的、运用很稳 定的单片机系统，现在可能出现稀里糊涂的错误，分析缘由，又找不出问题所在。摘要：随着目前新技术、新工艺的不断出现，高速单片机的应用越来越广，对硬件的牢靠性问 题便提出更高的要求。本文将从硬件的牢靠性角度描述高速单片机设计的关键点。关键词：高速单片机

2、牢靠性特性阻抗SI PI EMC热设计弓I言随矗片机的频率和集成度、单位面积的功率及数字信号速度的不断提高，而信号的幅度却不 断降低，原先设计好的、运用很稳定的单片机系统，现在可能出现稀里糊涂的错误，分析缘 由，又找不出问题所在。另外，由于市场的需求，产品须要接受高速单片机来实现，设计人员 如何快速驾驭高速设计呢？硬件设计包括逻辑设计和牢靠性的设计。逻辑设计实现功能。硬件设计工程师可以干脆通过验 证功能是否实现，来判定是否满足需求。这方面的资料相当多，这里就不叙述了。硬件牢靠性 设计，主要表现在电气、热等关键参数上。我将这些归纳为特性阻抗、Sk PE EMC.热设计 等5个部分。1特性阻抗近年

3、来，在数字信号速度日渐增快的状况下，在印制板的布线时，还应考虑电磁波和有关方波 传播的问题。这样，原来简洁的导线，慢慢转变成高频和高速类的困难传输线了。在高频状况下，印制板(PCB)上传输信号的铜导线可被视为由连串等效电阻及一并联电感 所组合而成的传导线路，如图1所示。只考虑杂散分布的串联电感和并联电容的效应，会得到 以下公式：式中Z0即特性阻抗，单位为Q oPCB的特性阻抗Z0和PCB设计中布局和走线方式密切相关。影响PCB走线特性阻抗的因素主 要有：铜线的宽度和厚度、介质的介电常数和厚度、焊盘的厚度、地线的路径、周边的走线 等。在PCB的特性阻抗设计中，微带线结构是最受欢迎的，因而得到最广

4、泛的推广和应用。最常运 用的微带线结构有4种：表面微带线(surface microslrip)、嵌入式微带线(embedded microstrip) 带状线(stripline)、双带线(dual-stripline)。下面只说明表面微带线 结构，其它几种可参考相关资料。表面微带线模型结构如图2所示。zo的计算公式如下：对于差分信号，其特性阻抗Zdiff修正公式如下：公式中：PCB基材的介电常数：b一一PCB传输导线线宽；dlPCB传输导线线厚；d2一PCB介质层厚度；D差分线对线边沿之间的线距。从公式中可以看出，特性阻抗主要由、b、dl、d2确定。通过限制以上4个参数，可以得到相 应的特

5、性阻抗。2信号完整性(SI)SI是指信号在电路中以正确的时序和电压作出响应的实力。假如电路中的信号能够以要求的 时序、持续时间和电压幅度到达13则该电路具有较好的信号完整性。反之，当信号不能正 常响应时，就出现了信号完整性问题。从广义上讲，信号完整性问题主要表现为5个方面：延 迟、反射、串扰、同步切换噪声和电磁兼容性。延迟是指信号在PCB板的导线上以有限的速度传输，信号从发送端发出到达接收端，其间存在 一个传输延迟。信号的延迟会对系统的时序产生影响。在高速数字系统中，传输延迟主要取决 于导线的长度和导线四周介质的介电常数。当PCB板上导线(高速数字系统中称为传输线)的特征阻抗和负载阻抗不匹配时

6、，信号到达接收 端后有一部分能量将沿着传输线反射回去，使信号波形发生畸变，甚至出现信号的过冲和下 冲。假如信号在传输线上来回反射，就会产生振铃和环绕振荡。由于PCB板上的任何两个器件或导线之间都存在互容和互感，因此，当一个端件或一根导线上 的信号发生变更时，其变更会通过互容和互感影响其它器件或导线，即串扰。串扰的强度取决 于器件及导线的几何尺寸和相互距离。信号质量表现为几个方面。对于大家熟知的频率、周期、占空比、过冲、振铃、上升时间、下 降时间等，在此就不作详细介绍了。下面主要介绍几个重要概念。高电平常间(high time),指在一个正脉冲中高于Vih min部分的时间。低电平常间(low

7、time),指在一个负脉冲中低于ViLmax部分的时间，如图3所示。建立时间(setup time),指一个输入信号(input signal)在参考信号(reference signal)到达指定的转换前必需保持稳定的最短时间。保持时间(hold time),是数据在参考引脚经过指定的转换后，必需稳定的最短时间，如 图4所示。建立时间裕量(setup argin),指所设计系统的建立时间和接收端芯片所要求的最小建立 时间的差值。保持时间裕量(hold argin),指所设计系统的保持时间和接收端芯片所要求的最小保持时 间之间的差值。时钟偏移(clock skew),指不同的接收设备接收到同时

8、钟驱动输出之间的时间差。Teo (time clock to output,时钟延迟)，是一个定义包括一切设备延迟的参数，即Tco= 内部逻辑延迟(internal logic delay) + 缓冲器延迟(buffer delay) 最大阅历时间(Tflightmax),即final switch delay,指在上升沿，到达高阈值电压的 时间，并保持高电平之上，减去驱动所需的缓冲延迟。最小阅历时间(Tflightmin),即first settle delay,指在上升沿，到达低阈值电压的 时间，减去驱动所需的缓冲延迟。时钟抖动(clock jitter),是由每个时钟周期之间不稳定性抖动

9、而引起的。般由于PLL在 时钟驱动时的不稳定性引起，同时，时钟抖动引起了有效时钟周期的减小。串扰(crosstalk)。邻近的两根信号线，当其中的一根信号线上的电流变更时(称为 aggressor,攻击者)，由于感应电流的影响，另外一根信号线上的电流也将引起变更(称为 victim,受害者)。SI是个系统问题，必需用系统观点来看。以下是将问题的分解。 传输线效应分析：阻抗、损耗、回流 反射分析：过冲、振铃 时序分析：延时、抖动、SKEW 串扰分析 噪声分析：SSN、地弹、电源下陷 PI设计：确定如何选择电容、电容如何放置、PCB合适卷层方式 PCB、器件的寄生参数影响分析端接技术等3电源完整性

10、PIPi的提出，源于当不考虑电源的影响F基于布线和器件模型而进行SI分析时所带来的巨大误 差，相关概念如下。电子噪声，指电子线路中某些元器件产生的随机起伏的电信号。地弹噪声。当PCB板上的众多数字信号同步进行切换时（如CPU的数据总线、地址总线 等），由于电源线和地线上存在阻抗，会产生同步切换噪声，在地线上还会出现地平面反弹噪 声（简称地弹）。SSN和地弹的强度也取决于集成电路的1/0特性、PCB板电源层和地平面层的 阻抗以及高速器件在PCB板上的布局和布线方式。负载电容的增大、负载电阻的减小、地电感 的增大、同时开关器件数目的增加均会导致地弹的增大。回流噪声。只有构成回路才有电流的流淌，整个

11、电路才能工作。这样，每条信号线上的电 流势必要找一个路径，以从末端回到源端。一般会选择和之相近的平面。由于地电平面（包括 虫源和地）分割，例如地层被分割为数字地、模拟地、屏蔽地等，当数字信号走到模拟地线区 域时，就会产生地平面回流噪声。断点，是信号线上阻抗突然变更的点。如用过孔（via）将信号输送到板子的另一侧，板间 的垂直金属部分是不行控阻抗，这样的部分越多，线上不行控阻抗的总量就越大。这会增大反 射。还有，从水平方向变为垂直方向的90的拐点是一个断点，会产生反射。假如这样的过 孔不能避开，那么尽量削减它的出现。在确定程度上，我们只能减弱因电源不完整带来的系列不良结果，一般会从降低信号线的申

12、 绕、加去耦电容、尽量供应完整的接地层等措施着手。4 EMCEMC包括电磁干扰和电磁抗干扰两个部分。一般数字电路EMS实力较强，但是EMI较大。电磁兼容技术的限制干扰，在策略上接受了主动 预防、整体规划和“对抗”和“疏导”相结合的方针。主要的EMC设计规则有：201【规则。PowerPlanc （电源平面）板边缘小于其和GroundPlanc （地平面）间距的20 倍。接地面处理。接地平面具有电磁学上映象平面（ImagePlane）的作用。若信号线平行相邻于 接地面，可产生映像电流抵消信号电流所造成的辐射场。PCB上的信号线会和相邻的接地平面 形成微波工程中常见的Micro-strip Lin

13、e （微带线）或Strip Line （带状线）结构，电磁场 会集中在PCB的介质层中，减低电磁辐射。因为,Strip Line的EMI性能要比Micro-strip Line的性能好&所以，一些辐射较大的走 线，如时钟线等，最好走成Strip Line结构。 混合信号PCB的分区设计。第一个原则是尽可能减小电流环路的面积；其次个原则是系统 只接受一个参考面。相反，假如系统存在两个参考面，就可能形成一个偶极天线：而假如信号 不能通过尽可能小的环路返回，就可能形成一个大的环状天线。对于实在必需跨区的状况，须 要通过，在两区之间加连接高频电容等技术。 通过PCB分层堆检设计限制EMI辐射。PCB分

14、层堆叠在限制EMI辐射中的作用和设计技 巧，通过合适的段层也可以降低EMI。从信号走线来看，好的分层策略应当是把全部的信号走线放在一层或若干层，这些层紧挨着电 源层或接地层。对于电源，好的分层策略应当是电源层和接地层相邻，且电源层和接地层的距 离尽可能小，这就是我们所讲的“分层策略。降低EMI的机箱设计。实际的机箱屏蔽体由于制造、装配、修理、散热及视察要求，其上 一般都开有形态各异、尺寸不同的孔缝，必需实行措施来抑制孔缝的电磁泄漏。一般来说，孔 缝泄漏量的大小主要取决于孔的面积、孔截面上的最大线性尺寸、频率及孔的深度。 其它技术。在IC的电源引脚旁边合理地安置适当容量的电容，可使IC输出电压的

15、跳变来 得更快。然而，问题并非到此为止。由于电容呈有限频率响应的特性，这使得电容无法在全频 带上生成干净地驱动IC输出所须要的谐波功率。除此之外，电源汇流排上形成的瞬态电压在 去耦路径的电感两端会形成电压降，这些瞬态电压就是主要的共模EMI卜扰源。为了限制共模 EMI,电源层要有助於去耦和具有足够低的电感，这个电源层必需是一个设计相当好的电源层 的配对。问题的答案取决于电源的分层、层间的材料以及工作频率(即IC上升时间的函数)。 通常，电源分层的间距是0. 5mm (6mil),夹层是FR4材料，则每平方英寸电源层的等效电容 约为75pF,明显，层间距越小电容越大。5热设计电子元件密度比以前高

16、了很多，同时功率密度也相应有了增加。由于电子元器件的性能会随温 度发生变更，温度越高其电气性能会越低。(1)数字电路散热原理半导体器件产生的热量来源于芯片的功耗，热量的累枳必定导致半导体结点温度的上升。随着 结点温度的提高，半导体器件性能将会下降，因此芯片厂家都规定了半导体器件的结点温度。 在高速电路中，芯片的功耗较大，在正常条件下的散热不能保证芯片的结点温度不超过允许工 作温度，因此须要考虑芯片的散热问题。在通常条件下，热量的传递通过传导、对流、辐射3种方式进行。散热时须要考虑3种传热方式。例如运用导热率好的材料，如铜、铝及其合金做导热材料，通 过增加风扇来加强对流，通过材料处理来增加辐射实

17、力等。简洁热量传递模型：热量分析中引入一个热阻参数，类似于电路中的电阻。假如电路中的电阻 计算公式为R=AE/I,则对应的热阻对应公式为R= A t/P (P表示功耗，单位阴At表示温 差，单位)。热阻的单位为C/W,表示功率增加1W时所引起的温升。考虑集成芯片的热量 传递，可以运用图5描述的温度计算模型。由上所述，可推导出Tc=Tj-PX RJC也就是说，当Tc实测值小于依据数据手册所供应数据计和出的最大值时，芯片可正常工作。(2)散热处理为了保证芯片能够正常工作，必需使门不超过芯片厂家供应的允许温度。依据Tj=Ta+PXR可 知，假如环境温度降低，或者功耗削减、热阻降低等都能够使降低。实际

18、运用中，对环境 温度的要求可能比较苛刻，功耗降低只能依靠芯片厂家技术，所以为了保证芯片的正常工作， 设计人员只能在降低热阻方面考虑。结语以上提到的高速单片机设计思想和方法，目前己经在国外的公司得到实践和发展，但是国内这 方面的探讨和实践还很少。该设计思想在我们公司实践、摸索，提高了产品牢靠性。在这里举 荐给各位同行，期望共同探讨。热门词条tie4941c法拉电容供应滤波器D2KL-10A直流通用系列供应陶瓷滤波器SFELA10. 7MJA10 SFELF10. 7MJA10GRM219R71E824KA88D 1 A 整流桥 DB 1 0 3 TAi322B-2cM 电压输出型电流变换器3. 5转莲花母座3P国标单头电源线FH1240S0. 5SH (55)