数字电路与数字逻辑实验报告实验三 时序逻辑电路设计.docx

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1、数字电路与数字逻辑实验报告实验3时序逻辑电路设计班级:姓名:学号:日期:实验三时序逻辑电路设计一实验目的1、掌握中规模集成计数器74LS161的逻辑功能和使用方法。2、掌握使用清零法及置数法构成任意进制计数器的方法。二 预习要求1、复习计数器电路的工作原理。2、完成本次实验的电路设计。三 实验设备数字电路实验箱，集成芯片74LS161, 74LS00, 74LS20。四 实验原理计数器：计数器是一种中规模集成电路，其种类有很多。如果按各触发器翻 转的次序分类，计数器可分为同步计数器和异步计数器两种；如果按计数数字的 增减可分为加法计数器、减法计数器和可逆计数器三种；如果按计数器进位规律 又可分

2、为二进制计数器、十进制计数器、可编程N进制计数器等多种。计数器常常从零开始计数，所以具有“置零”的功能，通常计数器还有“预置” 的功能，通过预置数据于计数器中，可使计数从任意数值开始常用计数器均有典 型产品，不须自己设计，只要合理选用即可。常用计数器均有典型产品，不须自 己设计，只要合理选用即可。本实验所列出的计数器均为常用器件，实验、课设 都会用到，而本次实验中只选用74LS161作为计数器实验用器件。因此对这几 种常用的计数器在以下都有作了简要介绍。中规模四位二进制同步计数器 （74LS16D74LS161为带预置功能的二进制同步计数器。应用N进制中规模集 成器件实行任意模值M计数器N=M

3、时，主要是从N进制计数器状态转移表中 去除（N-M）个状态,通常利用清除端（而）和并行端（说）来实现。五 实验内容1、测试四位二进制同步计数器74LS161的逻辑功能图3.1为74LS161的管脚图。74LS161为16进制同步计数器，异步清零。Qcc为串行进位输出，当74LS161的输出Q3Q2Q1Q0为1111时Qcc应输出1。图3.1 74LS161管脚图(1)清零：令而=0,其它输入均为任意状态，这时计数器输出均为0。清 零后，令而=1。(2)同步并行置数：清零后，令而=1,汨=0,送入任意4位二进制数。如 D0D1D2D3 =dodid2d3 (任意一组四位二进制数)；加CP脉冲，观

4、察CP=0, CP 由01和CP由1 一0三种情况下计数器输出状态的变化；观察寄存器输出变化 是否发生在CP脉冲的上升沿。(3)同步计数；清零后，令丽=1历=1,ET=EP=1时计数。当ET或EP其 中之一为0时，计数器保持原态。将以上测试结果填入表3.1中。表3.1 74LS161逻辑功能测试输入输出功能RDLDEPETCPD3 D2 Di DoQ3Q2Q1Q00XXXXX X X X10XX0-ld3 di di do11110-lX X X X110XXX X X X11X0XX X X X进制计数器。连接图3.2电路，进行验证。画出状态转换图或者波形图。Oa二进制计数器。连接图3.3电路，进行验证。画出状态转换图或者波形图。六、实验设计过程及结果（需自行书写）