第 13章存储器及其接口.ppt

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1、第13章存储器及其接口 本章主要内容1.半导体存储器及其典型芯片2.存储器接口技术3.高速缓存（Cache）技术13.1存储器概述13.1.1存储器的分类13.1.2存储器的性能指标n 计算机存储器的性能指标很多，例如存储容量、存取速度、存储器的可靠性、性能价格比、功耗等。n 就功能和接口技术而言，最重要的性能指标是存储器的存储容量和存取速度。1.存储容量n 存储容量是存储器可以容纳的二进制信息总量，即存储信息的总位数(bits)，也称存储器的位容量。n 设存储器芯片的地址线和数据线位数分别是p 和q，则该存储器芯片的编址单元总数为2p，该存储器芯片的位容量为2pq。2.存取速度n 存储器的存

2、取速度可用“存取时间”和“存储周期”这两个时间参数来衡量。n“存取时间”(AccessTime)是指从CPU 发出有效存储器地址从而启动一次存储器读/写操作，到该读/写操作完成所经历的时间。n“存储周期”(memorycycle)是连续启动两次独立的存储器操作所需的最小时间间隔。n 由于存储器在完成读/写操作之后需要一段恢复时间，所以通常存储器的存储周期略大于存储器的存取时间。n 如果CPU 在小于存储周期的时间之内连续启动两次存储器访问，那么存取结果的正确性将不能得到保证。13.1.3存储系统的层次结构n 单独用同一种类型的存储器很难同时满足容量大、速度快及价格低这三方面的要求。n 为了发挥

3、各种不同类型存储器的长处，避开其弱点，应把它们合理地组织起来，这就出现了存储系统层次结构的概念。n 实际计算机系统中的存储器层次结构如图13.1所示。图13.1存储系统的层次结构CPU寄存器组高速缓存(Cache)M1M4M3M2 Mn外存1外存4外存3外存2 外存m虚存(virtualmemory)主存外存n 上述四级存储系统也可看成两个二级系统：n 高速缓存主存；n 主存外存。n 这两个二级系统的基本功能和设计目标是不相同的，前者的主要目的是为提高CPU 访问存储器的速度，而后者是为了弥补主存容量的不足。13.1.4内存储器的基本结构及其数据组织1.内存储器基本结构n 计算机内存储器的基本

4、结构及其与CPU 的连接情况如图13.2所示，其中虚线框内为内存储器。该图中表示了内存储器与CPU 之间的地址、数据以及控制信息的流动概况。图13.2内存储器基本结构CPU时序与控制MAR地址译码器读/写驱动器MDR存储体MB存储单元控制总线N 位数据总线M 位地址总线2.内存储器中的数据组织n 在计算机存储系统中，作为一个整体一次读出或写入存储器的数据称为“存储字”。存储字的位数称为“字长”。n 不同机器的字长有所不同，例如：n 8位机(如8080/8085)的存储字是8位字长(即一个字节)；n 16位机(如8086)的存储字是16位字长；n 32位机(如80386、80486等)的存储字是

5、32位字长。一个多字节的存储字在内存中的存放情况通常有两种不同的格式:n 一种是如在Intel80 x86系统中那样：n 一个多字节的存储字的地址是多个连续字节单元中最低端字节单元的地址，而此最低端存储单元中存放的是多字节存储字中最低字节。n 例如，32位(4 字节)的存储字11223344H 在内存中的存放情况如图13.3(a)所示，该32位存储字的地址即是10000H。n 这种数据存放格式有人称其为“小尾存储格式”(littleendianmemoryformat)；n 另一种存放格式刚好是相反的排列情况：例如，在Motorola 的680 x0系统中，32位存储字11223344H 的存

6、放情况如图13.3(b)所示.高字节数据11H 存放在最低地址单元10000H 中，32位的存储字的地址10000H 指向最高字节的存储单元。有人称这种存放格式为“大尾存储格式”(bigendianmemoryformat)。图13.3多字节存储字的两种不同存放方式44H33H22H11H11H22H33H44H10000H10001H10002H10003H10003H10002H10001H10000H(a)Intel80 x86 系统中(b)Motorola680 x0 系统中13.2半导体存储器及其典型芯片n 半导体存储器从存储器工作特点及功能的角度，可分为读写存储器RAM 和只读存储

7、器ROM 两大类，其具体分类如图13.4所示。n 本节将对RAM 和ROM 的工作原理及典型芯片进行分析和介绍。图13.4半导体存储器的分类半导体存储器EEPROMEPROMPROM掩模式ROM动态RAMDRAM静态RAMSRAM可读写存储器RAM只读存储器ROMVolatile memoryNon-Volatile memory13.2.1可读写存储器RAM1.静态RAM(SRAM)(1)静态RAM 的基本存储单元n 基本存储单元(cells)是组成存储器的基础和核心，用于存储一位二进制代码“0”或者“1”。静态RAM 的基本存储单元通常由6个MOS 管组成，如图13.5所示。图13.5六管

8、静态RAM 基本存储单元SRAM 的主要特点n 静态RAM 存储电路MOS 管较多，集成度不高，同时由于T1、T2 管必定有一个导通，因而功耗较大。n 静态RAM 的优点是不需要刷新电路，从而简化了外部控制逻辑电路，此外静态RAM 存取速度比动态RAM 快，因而通常用作微型计算机系统中的高速缓存(Cache)。(2)静态RAM 芯片举例n 常用的静态RAM 芯片主要有6116、6264、62256、628128等。n 下面重点介绍6116 芯片。n 6116 芯片是2K8 位的高速静态CMOS可读写存储器，片内共有16384个基本存储单元。n 6116 的引脚如图13.6所示。n 6116 的

9、内部功能框图如图13.7所示。图13.66116 芯片引脚图表13-16116 芯片的工作方式工作方式0 0 1读0 1 0写1 未选图13.76116 芯片内部功能框图(3)静态RAM 组成的存储矩阵和存储模块n 在微型计算机系统中，常利用存储矩阵和存储模块组织内存空间。下面简单介绍如何使用静态RAM 构造存储矩阵和存储模块。n 2141芯片是4K1 位的静态RAM，即它有4K 个存储单元，每个存储单元的位数为1位，其引脚布局如图13.8所示。n 图13.9则是利用2141芯片构造16K8 位存储矩阵的框图。图13.82141芯片引脚图VccA10A7A6GND198765432181011

10、121314151617A0WEDoutA5A4A3A2A1DinCSA11A9A8图13.9用4kx1 位芯片组成16kx8 位存储矩阵 MemorySystemDesignUsingICsn Memory system designers use commercially available RAM chips to design larger memory systems:the major steps in such memory designs are the following:n 1.Based on speed and cost parameters,determining t

11、he types of memory ICs(static or dynamic)to be used in the design.n 2.Selecting an available IC of the type selected above,based on access time requirements and other physical parameters,such as the restriction on the number of chips that can be used and the power requirements.It is generally better

12、 to select an IC with the largest capacity in order to reduce the number of ICs the system.n 3.Determining the number of ICs neededN=(total memory capacity)/(chip capacity).4.Arranging the above N ICs in a P*Q matrix,where Q=(number of bits per word in memory system)/(number of bits per word in the

13、ICs)and P=N/Q.n 5.Designing the decoding circuitry to selcet a unique word corresponding to each address.n We have not addressed the issue of memory control in this design procedure.The control unit of the computer system,of which the memory is a part,should produce control signals to strobe the add

14、ress into the MAR,enable read/write.and gate the data in and out of MBR at appropriate times.n The following example illustrates the design.n Example 3.4 n Design a 4K*8 memory using Intel 2114 RAM chips n 1、Number of chips needed n=Total memory capacity/chip capacityn n=8n 2、The memory sysetem MAR

15、will have 12 bits,since 4K=4 1024=,the MBR will have 8 bits.n 3、Since 2114s are organized with four bits per word.two chips are used in forming a memory word of eight bits.Thus,the eight 2114s are arranged in four rows,with two chips per row.n 4.The 2114 has 10 address lines.The least significant 10

16、 bits of the memory system MAR are connected to the 10 address lines of each 2114.A 2-to-4 decoder is used to decode the most significant two bits of the MAR,to select one of the four rows of 2114 chips through the CS signal on each 2114 chips.n 5.I/O lines of chips in each row are connected to the

17、MBR.Note that these I/O lines are configured as tristate.The WE lines of all the 2114 chips are tied together to form the system WE.n n The memory system is shown in Figure 3.25.n Note that the number of bits in the memory word can be increased in multiples of 4 simply by including additional column

18、s of chips.If the number of words needs to be extended beyond 4K,additional decoding circuitry will be needed.n 当存储器容量较大时，就需要在存储矩阵的基础上采用模块式结构组织整个内存空间。n 图13.10给出了一个64K8 位静态RAM 模块的具体线路图。图13.10一个64Kx8 位静态RAM 存储模块16 K 8静态 RAM模块选择译码器写脉冲发生器8286(2片)芯片允许信号逻辑电路WE CEA13A0D7D0OETA B第 1组第 2组第 3组CE3CE2CE1CE0D7D0

19、A BOETA15A14A13A0A15A0A19A16写控MWTC读控MRDC8286(1片)读/写控制第0组地址总线A19A0n 在图13.10所示的这种存储器模块结构中，CPU 输出的地址信号实际上被划分为三个层次(字段)来使用：高4位地址(A19 A16)作“模块选择”之用；接下来的2位(A15、A14)作为“组选择”；剩下的14位(A13 A0)作为存储芯片的“片内地址”，片内地址用以选择芯片中的存储单元。整个地址的分配情况如图13.11 所示。图13.11存储地址的分配n 例13.1 n 某计算机内存系统由32K1 位的SRAM 芯片构成，内存容量为1M 字节，采用模块结构，每个模

20、块128K 字节，每个模块分4组。试计算为构成该存储器所需的芯片数，并给出地址分配情况(“模块选择”、“组选择”、“片内地址”各占哪几位)。n 解:n 为构成该存储器共需给定芯片：1M8/32K1 256(片)n 由于内存容量为1M 字节，所以内存地址为20位(A19 A0)。根据本题条件，具体分配如图13.12所示。图13.12例13.1的地址分配2.动态RAM(DRAM)(1)DRAM 基本存储单元电路n 与静态RAM 一样，动态RAM 也是由许多“基本存储单元”(cells)按行、列形式构成的二维存储矩阵来组成的。n 目前，动态RAM 基本存储单元是由一个MOS 管和一个小电容构成，故称

21、“单管动态RAM 基本存储单元电路”，其结构如图13.13所示。图13.13单管动态RAM 基本存储单元电路刷新放大器列选择信号行选择信号数据输入/输出线基本存储单元TCn 由于任何电容均存在漏电效应，所以经过一段时间后电容上的电荷会流失殆尽，所存信息也就丢失了。n 对电容漏电而引起信息丢失这个问题的解决办法是定期地对内存中所有动态RAM 存储单元进行刷新(refresh)，使原来表示逻辑“1”电容上的电荷得到补充，而原来表示逻辑“0”的电容仍保持无电荷状态。图13.14动态RAM 存储器阵列DRAM 的主要特点n 与静态RAM 相比，动态RAM 基本存储电路所用的MOS 管少，从而可以提高存

22、储器的存储密度并降低功耗。n 动态RAM 的缺点是存取速度比静态RAM 慢；需要定时刷新，因此需增加相应的刷新支持电路；n 此外，在刷新期间CPU 不能对内存模块启动读/写操作，从而损失了一部分有效存储器访问时间。n DRAM 的高存储密度、低功耗及每位价格便宜的突出优点，使之非常适用于在需要较大存储容量的系统中用作主存储器。现代PC 机均采用各种类型的DRAM 作为可读写主存。(2)DRAM 芯片的引脚信号及读写操作 为了具体理解动态RAM 存储器的工作机理，清楚地了解DRAM 芯片的主要引脚信号及其读写特性是十分必要的。n 下面以一个1M1 位的DRAM 芯片为例进行概要说明。n 该芯片的

23、引脚信号情况如图13.15所示。图13.15DRAM 芯片引脚信号图13.16DRAM 芯片的操作时序(3)DRAM 芯片举例n MotorolaMCM511000A 是1M1 位的高速DRAM 芯片，片内共有1048576个基本存储单元。n 图13.17是MCM511000A 的引脚分布图。n 在芯片的20个引脚中，A0A9是10条地址线，被行地址输入和列地址输入分时复用，以减少引脚数目；D 和Q 分别是数据输入和数据输出线；VCC 是电源线，VSS 是接地线；n 此外，控制信号线有：读/写控制W(高电平为读操作，低电平为写操作)、行地址选通RAS、列地址选通CAS、测试功能控制TF(Tes

24、tFunction)、无连接NC(未用)。MCM511000A 芯片内部功能框图如图13.18所示。图13.17511000A 引脚图图13.18MCM511000A 内部功能框图13.2.2只读存储器ROM1.掩模式ROM(MaskedROM)2.可编程只读存储器PROM(ProgrammableROM)3.可擦除可编程只读存储器EPROM(ErasablePROM)n EPROM 的基本存储单元n EPROM 基本存储单元大多采用浮栅MOS 管(FloatinggateAvalancheinjectionMOS，简记为FAMOS 管，浮栅雪崩注入MOS 管)。n FAMOS 管有P 沟和N

25、 沟两种，P 沟浮栅MOS 管EPROM 基本存储电路如图13.21(a)所示。图13.21P 沟道浮栅MOS 管EPROM 的存储电路N衬底P+P+S(源极)SiO2浮栅D(漏极)n EPROM 芯片上方有一个石英玻璃窗口，当用一定波长(如2537A)一定光强(如12000w/cm）的紫外线透过窗口照射时，所有存储电路中浮栅上的电荷会形成光电流泄放掉，使浮栅恢复初态。n 一般照射2030分钟后，读出各单元的内容均为FFH，说明EPROM 中内容已被擦除。4.电可擦除可编程只读存储器EEPROM(ElectricallyEPROM)n EPROM 虽然可以多次编程，具有较好的灵活性，但在整个芯

26、片中即使只有一个二进制位需要修改，也必须将芯片从机器(或板卡)上拔下来利用紫外线光源擦除后重写，因而给实际使用带来不便。n 电可擦除可编程只读存储器EEPROM 也称E2PROM。E2PROM 管子的结构示意图如图13.24所示。图13.24EEPROM 结构示意图n 在EEPROM 中，使浮动栅带上电荷与消去电荷的方法与EPROM 是不同的。n 在EEPROM 中，漏极上面增加了一个隧道二极管，它在第二栅极(控制栅)与漏极之间的电压VG的作用下(实际为电场作用下)，可以使电荷通过它流向浮空栅，即起编程作用；n 若VG的极性相反也可以使电荷从浮动栅流向漏极，即起擦除作用。编程与擦除所用的电流是

27、极小的，可用普通的电源供给。n 与EPROM 擦除时把整个芯片的内容全变成“1”不同，EEPROM 的擦除可以按字节分别进行，这是EEPROM的优点之一。n 字节的编程和擦除都只需10ms，并且不需要将芯片从机器上拔下以及诸如用紫外线光源照射等特殊操作，因此可以在线进行擦除和编程写入。n 这就特别适合在现代嵌入式系统中用EEPROM 保存一些偶尔需要修改的少量数据。5.闪存(FLASHMEMORY)n 闪存也称快擦写存储器，有人也简称之Flash。n 从基本工作原理上看，闪存属于ROM 型存储器，但由于它又可以随时改写其中的信息，所以从功能上看，它又相当于随机存储器RAM。n 从这个意义上说，

28、传统的ROM 与RAM 的界限和区别在闪存上已不明显。(1)闪存的主要特点n 可按字节、区块或页面快速进行擦除和编程操作，也可按整片进行擦除和编程，其页面访问速度可达几十至200ns；n 片内有命令寄存器和状态寄存器，因而具有内部编程控制逻辑，当进行擦除和编程写入时，可由内部逻辑控制操作。n 采用命令方式可以使闪存进入各种不同的工作方式，例如整片擦除、按页擦除、整片编程、分页编程、字节编程、进入备用方式、读识别码等；n 可进行在线擦除与编程，擦除和编程写入均无需把芯片取下；n 某些产品可自行产生编程电压(VPP)，因而只用VCC供电，在通常的工作状态下即可实现编程操作；n 可实现很高的信息存储

29、密度。(2)闪存的单元电路结构n 若浮空栅上保存有电荷，则在源(S)、漏(D)极之间形成导电沟道，达到一种稳定状态，可以定义该基本存储单元电路保存信息“0”；n 若浮空栅上没有电荷存在，则在源、漏之间无法形成导电沟道，为另一种稳定状态，可以定义它保存信息“1”。图13.26闪存的基本存储单元电路结构、逻辑符号及存储阵列(a)电路结构及逻辑符号(b)存储阵列 图13.27闪存的擦除与编程(a)擦除：从浮空栅移走电荷(b)编程：向浮空栅增加电荷13.3存储器接口技术13.3.1存储器与CPU 连接时应考虑的问题1.CPU 总线的负载能力2.CPU 的时序和存储器的存取速度之间的配合3.存储器的地址

30、分配和片选4.控制信号的连接13.3.2存储器接口中的片选控制1.地址译码器n CPU 对存储器进行读写时，首先要对存储芯片进行选择(称为片选)，然后从被选中的存储芯片中选择所要读写的存储单元。n 片选是通过地址译码来实现的，74LS138 是一种常用的译码器电路，其引脚和逻辑电路图如图13.28所示。图13.2874LS138 引脚和逻辑电路图表13-574LS138 的功能表G1G2AG2B C B A译码器的输出1 0 0 0 0 0Y0=0，其余均为11 0 0 0 0 1Y1=0，其余均为11 0 0 0 1 0Y2=0，其余均为11 0 0 0 1 1Y3=0，其余均为11 0 0

31、 1 0 0Y4=0，其余均为11 0 0 1 0 1Y5=0，其余均为11 0 0 1 1 0Y6=0，其余均为11 0 0 1 1 1Y7=0，其余均为1其余情况 Y7 Y0 全为02.实现片选控制的三种方式(1)全译码方式n 全译码方式就是除了将地址总线的低位地址直接连至各存储芯片的地址线外，将所有余下的高位地址全部用于译码，译码输出作为各存储芯片的片选信号。n 优点是存储器中每一存储单元都有惟一确定的地址。n 缺点是译码电路比较复杂(相对于部分译码)。n 一个采用全译码方式实现片选控制的RAM 子系统如图13.29所示。图13.29采用全译码方式实现片选控制的RAM 子系统2 1 3

32、4n 这种片选控制方式可以提供对整个存储空间的寻址能力。n 即使不需要使用全部地址空间也可采用全译码方式，多余的译码输出(如图13.29中的Y4Y7)暂时不用，可留作需要时扩充。表13-6各存储芯片的地址范围芯片高位地址 低位地址地址范围A19A18A17A16A15A14A13A12A11A10A9A8A011 1 1 1 1 0 0 0 0 0 0 00F8000H F87FFH(2KB)1 1 1 1 1 0 0 0 0 1 1 1121 1 1 1 1 0 0 0 1 0 0 00F8800H F8FFFH(2KB)1 1 1 1 1 0 0 0 1 1 1 1131 1 1 1 1

33、0 0 1 0 0 0 00F9000H F97FFH(2KB)1 1 1 1 1 0 0 1 0 1 1 1141 1 1 1 1 0 0 1 1 0 0 00F9800H F9FFFH(2KB)1 1 1 1 1 0 0 1 1 1 1 11(2)部分译码方式n 所谓部分译码方式就是只选用地址总线高位地址的一部分(而不是全部)进行译码，以产生各个存储器芯片的片选信号。q 例如在图13.35所示的片选译码电路中，假设高位地址A19不参加译码，把译码器74LS138 的G1端接+5V，则A19无论是“0”还是“1”，只要A18A11 11110000，均能使74LS138 的Y0输出有效(为低

34、电平)，从而选中存储芯片1。q 这样，存储芯片1的地址范围就是78000H 787FFH(当A190时)或F8000H F87FFH(当A191时)，即出现了一个存储单元可以由两个地址码来选中的现象(其他存储芯片的情况与此相同)。n 这种一个存储单元有多个地址与其对应的现象为“地址重叠”。n 上述是假设A19一位地址不参加译码，则一个存储单元有两个地址与其对应。显然，如果有n 位地址不参加译码，则一个存储单元将有2n 个地址与其对应。n 优点:片选译码电路比较简单;n 缺点:存储空间中存在地址重叠区，使用时应予以注意。(3)线选方式 线选方式就是将地址总线的高位地址不经过译码，直接将它们作为片

35、选信号接至各存储芯片的片选输入端，即采用线选方式，根本不需要使用片选译码器。图13.30给出了一个采用线选方式实现片选控制的示例原理图。图13.30线选方式实现片选控制示例_CS_CSA17A0(片内地址)A19A18地址总线n 必须注意的是：A19和A18不能同时为0，否则，将会同时选中两个存储芯片，造成访问存储器操作错误。n 即在采用线选方式的存储系统中，软件上必须保证在存储器寻址时片选线中只能有一位有效(例如定义为逻辑“0”)，而不允许多于一位的片选线同时有效。n 否则，将导致存储器操作的差错。n 线选方式的突出优点:无须使用片选译码器；n 缺点:存储地址空间被分成了相互隔离的区段，造成

36、地址空间的不连续(片选线多于一位为“0”以及片选线为全“1”的地址空间不能使用)，给编程带来不便。n 图13.31给出了本例的地址空间分布情形。图13.31线选方式的地址空间分布A19 A18 A17 A00 0 0 01 0 1 11 0 0 00 1 1 11 1 0 00 0 1 10 1 0 01 1 1 1不能使用（256K）存储芯片I 地址空间(256K)存储芯片II 地址空间(256K)不能使用（256K）n 另外，在采用线选方式时，如果某些地址线闲置不用(既不用作片内地址，也不用作片选线)，则在地址空间中还会存在地址重叠现象。n 线选方式通常适用于存储容量较小且不要求存储容量扩

37、充的小系统中。13.3.3存储器扩展1.位扩展法n 位扩展法也称位并联法，采用这种方法构成存储器时，各存储芯片连接的地址信号是相同的。n 而存储芯片的数据线则分别连接到数据总线的相应位上。n 图13.32给出的是按位扩展法用8片4K1 位的存储芯片构成4K8 位(4KB)存储器的逻辑结构图。图13.32用位扩展法扩展存储器n 存储器工作时，各芯片同时进行相同的操作。n 在这种方式中，对存储芯片实际上没有选片的要求，只进行数据位数的扩展，而整个存储器的字数(存储单元数)与单个存储芯片的字数是相同的(如本例中两者均为4K)。n 在这种连接方式下，地址线的负载数等于芯片数，而数据线的负载数为1。2.

38、字扩展法n 字扩展法也叫地址串联法。利用这种方法进行存储器扩展时，只在字的方向上进行扩充，而存储器的位数不变。n 整个存储器的位数等于单个存储芯片的位数。n 这种方法将存储器的地址分成两部分，一部分(低位地址部分)接到各存储芯片作为芯片的片内地址，一部分(高位地址部分)经过片选译码器译码后送到各存储芯片的片选输入端；各存储芯片的数据线中的对应位连接在一起。n 图13.33所示的是用字扩展法将8片2K8 位的存储芯片连接扩展成容量为16K8 位的存储器的逻辑结构图。图13.33用字扩展法扩展存储器2Kx8CS WE2Kx8CS WE2Kx8CS WED0D1D7A0A13WEA11 A13D0D

39、1D7D0D1D7D0D1D7Y0Y73-8译码器A0A10n 由图13.33可见，在这种连接方式下:n 直接作为片内地址的低位地址线的负载数等于存储芯片数，而参加片选译码的高位地址线的负载数为1；n 数据线的负载数也等于芯片数。n 从负载角度看，字扩展法不如位扩展法好(数据线的负载重了），但位扩展法中存储器的总容量受芯片容量的限制。3.字位扩展法n 采用字位扩展法，就是既在位方向上进行扩展，又在字方向上进行扩展，如图13.34所示。n 图中的扩展方法是选用8片2K1 位的存储芯片构成2K8 位的存储组(位扩展)，再用8个这样的存储组构成16K8 位的存储器(字扩展)，整个存储器共计用了64片

40、2K1 位的存储芯片。13.34用字位扩展法扩展存储器n 在字位扩展法中，数据线的负载数为，n 低位地址线的负载数为，n 高位地址线的负载数。n 在字位扩展法中，数据线的负载数为存储组数；n 低位地址线的负载数为存储组数乘以每组中的芯片数；n 高位地址线的负载数等于1。13.3.4存储器接口分析与设计举例n 存储器接口分析，是指对于给定的现成存储器接口电路，正确指出存储器的存储容量以及构成该存储器的各个存储芯片的地址范围。n 存储器接口设计，则是指根据给定的存储芯片及存储容量和地址范围的要求，具体构成(设计)所要求的存储器子系统。显然，它是存储器接口分析的相反的过程。n 例13.2 已知一个存

41、储器子系统如图13.35所示，试指出其中RAM 和EPROM 的存储容量以及各自的地址范围。图13.35例13.2连接图 RAMCSWEA14A12A11D7D0CPUI/O1I/O8Y0Y1Y7G1G2BG2AACBRD74LS138WRA10A0OEA19A13M/IOA18A16A15A17A10A0OECEA11A10A0Y5Y6EPROMD7D0 n 解 A19 A18 A17 A16 A15 A14 A13 A12 A11 A10 A0n RAM 1 1 1 1 1 0 0 1 0 0 0(F9000H)n 地址范围 n 1 1 1 1 1 0 0 1 0 1 1(F97FFH)2

42、KBn 或n 1 1 1 1 1 0 0 1 1 0 0(F9800H)n n 1 1 1 1 1 0 0 1 1 1 1(F9FFFH)2KBn EPROM 1 1 1 1 1 1 0 1 0 0 0(FD000H)n 地址范围 n 1 1 1 1 1 1 0 1 1 1 1(FDFFFH)4KBn RAM 的存储容量为，地址范围为 或。n 由于A11 未参与RAM 的地址译码，所以RAM 存储区存在“地址重叠”现象，一个RAM 单元对应 个地址。n EPROM 的存储容量为，地址范围为。n 例13.3n 利用EPROM2732(4K8 位)、SRAM6116(2K8 位)及译码器74LS1

43、38n 设计一个存储容量为16KBROM 和8KBRAM 的存储子系统。要求ROM 的地址范围为F8000H FBFFFH，RAM 的地址范围为FC000H FDFFFH。n 系统地址总线20位(A0A19)，数据总线8位(D0D7)，控制信号为RD、WR、M/IO(低为访问存储器，高为访问I/O 接口)。(采用全译码方式产生片选信号）n 解:n(1)所需存储芯片数及地址线的分配n 16KBROM 需用4片2732构成，8KBRAM 需用4片6116 构成。n 2732容量为4K8 位：用12条地址线作片内地址(A0 A11)；用8条地址线作片外地址(A12 A19)；n 6116 容量为2K

44、8 位：用11 条地址线作片内地址(A0 A10)；用9条地址线作片外地址(A11 A19)。n 用74LS138 作片选译码器，其输入、输出信号的接法依存储芯片的地址范围要求而定。(2)地址范围n A19 A18 A17 A16 A15 A14 A13 A12 A11 A10A0n 1 1 1 1 1 0 0 0 0 0 0(F8000H)n n 1 1 1 1 1 0 1 1 1 1 1(FBFFFH)n EPROM1EPROM4(16KB)n 1 1 1 1 1 1 0 0 0 0 0(FC000H)n n 1 1 1 1 1 1 0 0 1 1 1(FCFFFH)n SRAM1、SRA

45、M2(4KB)n 1 1 1 1 1 1 0 1 0 0 0(FD000H)n n 1 1 1 1 1 1 0 1 1 1 1(FDFFFH)n SRAM3、SRAM4(4KB)13.36例13.3逻辑图13.3.516位/32 位/64 位存储器接口1.16位存储器接口结构n 对于CPU 的外部数据总线为16位的微机系统(如8086、80186、80286系统)，存储器一般由两个8位宽的存储体来构成，以便既支持8位(字节)操作，又支持16位(字)操作。n 例如，对于8086微机系统，是将2201MB 物理地址空间的存储器分为偶地址存储体(偶体)和奇地址存储体(奇体)两个8位宽度的存储体，并把

46、偶体的8位数据线与16位数据总线的低8位(D0D7)相连，奇体的8位数据线与16位数据总线的高8位(D8D15)相连，如图13.37所示。图13.3716位存储器接口结构F F F F E HF F F F C H(偶体)0 0 0 0 2 H0 0 0 0 0 HF F F F F HF F F F D H(奇体)0 0 0 0 3 H0 0 0 0 1 H地 址锁存器数 据总 线收发器8086A0A19_BHED0D15A0A1A19_BHE数据总线(16 位)D0D7D8D15地址总线表13-7选体信号A0和BHE 的联合控制操作A0 BHE操作(读/写)0 0 同时访问两个存储体，读/

47、写16 位数据0 1 只访问偶体，读/写低8 位数据1 0 只访问奇体，读/写高8 位数据1 1无操作2.32位/64 位存储器接口结构n 对于CPU 的外部总线为32位的微机系统(如80386、80486系统)，其存储器通常由4个8位宽的存储体构成，以支持8位(字节)、16位(字)以及32位(双字)的存储器操作。n 图13.38给出的是典型的32位存储器接口结构。它将整个存储器分成4个8位宽的存储体(BANK0BANK3)，并分别用BE0BE3来作为4个存储体的选体信号(也称字节允许信号)。n BE0BE3是CPU 在其内部将32位物理地址的最低两位A0A1译码而产生的，并作为地址信息的一部

48、分与其余30位地址信息(A2A31)共同出现在CPU 的输出引脚上。图13.3832位存储器接口结构FF FFF HFF FFB HBANK3(1GB)0 0 0 07 H0 0 0 03 H地 址锁存器数 据总 线收发器80386/80486A2A31D0D31_BE3数据总线(32 位)D15D8D7D0地址总线FF FFE HFF FFA HBANK2(1GB)0 0 0 06 H0 0 0 02 HFF FFD HFF FF9 HBANK1(1GB)0 0 0 05 H0 0 0 01 HFF FFC HFF FF8 HBANK0(1GB)0 0 0 04 H0 0 0 00 HD31

49、D24D23D16_BE3 _BE2 _BE1 _BE0_BE2_BE1_BE0q 64位数据宽度的存储器将由8个8位宽的存储体(BANK0BANK7)构成，以支持8位、16位、32位或64位的存储器访问。q 与图13.38所示的存储器接口结构类似，8个存储体将用BE0BE7来作为选体信号，BE0BE7应由最低3位地址A0A1A2在CPU 内部译码产生，并与其余29位地址(A3A31)共同出现在CPU 的输出引脚上。q 作为练习，请自行画出Itanium 系统的64位存储器接口结构图示。13.5高速缓存(Cache)技术13.5.1Cache 基本原理1.程序访问的局部性(localityof

50、reference)q 对大量典型程序的运行情况的分析结果表明，在一个较短的时间间隔内，由程序产生的地址往往集中在存储器逻辑地址空间的很小范围内。q 指令地址的分布本来就是连续的，再加上循环程序段和子程序段要重复执行多次。因此，对这些地址的访问就自然具有时间上集中分布的倾向。q 数据分布的这种集中倾向不如指令明显，但对数组的存储和访问以及工作单元的选择都可以使存储器地址相对集中。q 这种对局部范围的存储地址频繁访问，而对此范围以外的地址访问甚少的现象，称为“程序访问的局部性”。q 程序访问的局部性是Cache 技术的基本依据。2.设置Cache 的基本目的与方法q“为了提高CPU 访问主存的速