FPGA数字钟_通信电子-电子设计.pdf

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1、-.-考试资料 数字钟设计 一、实验目的：通过设计实例，深入理解自顶向下设计方法，系统设计规范、系统设计、模块设计和系统仿真与实现各阶段的设计内容，初步掌握规范的数字系统设计方法并实践。二、实验要求：1、系统概述：设计一个用 LED 7段显示器显示的 24 小时制数字钟。2、系统目标：（1）用 8 个 LED 显示时间，如 9 点 25 分 10 秒显示为，09 25 10。（2）设置 2 个按键，按键 SET 用于工作模式选择，按键 UP 用于设置数值。（可选）（3）按 SET 键循环设置工作模式为：正常显示 时设置 分设置 秒设 置。在设置工作模式时，被设置相应数字按 1 秒速率闪烁，其它

2、数字不变。（4）在设置工作模式时，按 UP 键一次，被设置相应数字增加 1，加到最大值后再加返回 0，如小时加到 23 后再加就返回 0，分和秒加到 59 后再加返回 0。3、系统设计依据：外部输入时钟为 40MHZ，通过分频产生秒脉冲信号，用模 60 计数器对其计数产生分脉冲信号，对分脉冲用模 60 计数器对其计数产生时脉冲信号，再用模24 计数器对时脉冲计数，即可实现一天 24 小时的时间信号，通过 7 段 LED数码管显示出来则为基本数字钟，校时电路通过两个外部异步按键对“时”、“分”、“秒”显示数字进行校对调整。4、系统实现要求：-.-考试资料 要求用 Mars-EP1C3-EDA实验

3、平台。芯片与封装选择：本设计用 EP1C3T FPGA实现，144 脚封装，输入输出为 LVTTL电平。5、系统验证及测试要求：用 Mars-EP1C3-EDA 实验平台搭建模拟测试平台测试，测试验证数字钟实现设计目标。三、系统设计关键技术 1、按键消抖 按键按下前沿抖动 后沿抖动 闭合稳定 图 3-1 由图 3-l 可见，在按键闭合和断开时产生了多个边沿，而在实际中每按一次键，我们只需要一组稳定的上升或下降边沿，所以对于电路中的按键信号，如果我们不滤除抖动的话，还是简单的读取信号的边沿，会引起一次按键被误读多次，这样就会引起电路的误动作。为了保证按一次键电路只有一次正确的响应，即在键闭合稳定

4、时读取键的状态，就要求电路中必须采取滤除抖动的措施。原理：在设计中用时钟信号（key_clk）进行采样，对于按键输入信号，当两次采样信号相同时，这是判定已经稳定的按下或放开了按键，D 触发器相应的被置成 0 态或 1 态。如两次采样结果不相同，则触发器维持原输出信号不变，由于直接由触发器输出的信号时间宽度可能过长，所以在触发器后再接一级同步化电路，保证每次输出的信号只占有一个时钟周期的宽度。应用这种方法去滤除抖动，现各阶段的设计内容初步掌握规范的数字系统设计方法并实践二实验要求系统概述设计一个用段显示器显示的小时制数字钟系统目标用个显示时间如点分秒显示为设置个按键按键用于工作模式选择按键用于设

5、置数值可选按键循环设 工作模式时按键一次被设置相应数字增加加到最大值后再加返回如小时加到后再加就返回分和秒加到后再加返回系统设计依据外部输入时钟为通过分频产生秒脉冲信号用模计数器对其计数产生分脉冲信号对分脉冲用模计数器对其计 校时电路通过两个外部异步按键对时分秒显示数字进行校对调整系统实现要求考试资料要求用实验平台芯片与封装选择本设计用实现脚封装输入输出为电平系统验证及测试要求用实验平台搭建模拟测试平台测试测试验证数字钟实现-.-考试资料 关键是确定采样时钟的频率，保证两次采样的时间间隔能够大于按键的抖动时间，且小于正常按键时的按键稳定闭合时间。2、采用 BCD码的计数模式 时、分、秒的计数都

6、采用 BCD 码计数，如果采用二进制计数，分的最大计数值为 59，只需要 6 位就可以，因为时的计数值要通过两个数码管显示，所以计数值需要经过两级译码才能驱动数码管使其正常显示，必须先把计数值译码成高低四位的 BCD码，然后再分别把高、低四位 BCD码译码成数码管的显示编码。如果直接采用 BCD码计数，只需要一次译码就可以正常显示计数值，故采用 BCD码计数更方便，简化电路。3、数码管的动态显示 数码管的动态扫描，就是轮流向各位数码管送出字形码和相应的位选，利用发光管的余辉和人眼视觉暂留作用，使人的感觉好像各位数码管同时在显示。数码管的轮流扫描频率不能太小，否则数码管不能同时显示，一般扫描频率

7、在500Hz到 1Khz 即可。本设计中的数码管位选信号为低电平有效，数码管的段为低显，复位后把位选信号 d_col 赋值为 8 b1111_1110，然后以 1Khz 的扫描频率使其循环左移，并送出相应位的字形码，即可实现数码管的动态显示。四、系统详细设计方案：1、系统设计分析：数字钟是一个将“时”，“分”，“秒”显示于人的视觉器官的计时装置。它的计时周期为 24 小时，显示满刻度为 23 时 59 分 59 秒，另外应有校时功能。秒信号产生器是整个系统的时基信号，它直接决定计时系统的精度，通过将外部输入时钟为 40MHZ 分频实现。将标准秒信号送入“秒计数器”，“秒计数器”采用 60现各阶

8、段的设计内容初步掌握规范的数字系统设计方法并实践二实验要求系统概述设计一个用段显示器显示的小时制数字钟系统目标用个显示时间如点分秒显示为设置个按键按键用于工作模式选择按键用于设置数值可选按键循环设 工作模式时按键一次被设置相应数字增加加到最大值后再加返回如小时加到后再加就返回分和秒加到后再加返回系统设计依据外部输入时钟为通过分频产生秒脉冲信号用模计数器对其计数产生分脉冲信号对分脉冲用模计数器对其计 校时电路通过两个外部异步按键对时分秒显示数字进行校对调整系统实现要求考试资料要求用实验平台芯片与封装选择本设计用实现脚封装输入输出为电平系统验证及测试要求用实验平台搭建模拟测试平台测试测试验证数字钟

9、实现-.-考试资料 进制计数器，每累计 60 秒发生一个“分脉冲”信号，该信号将作为“分计数器”的时钟脉冲。“分计数器”也采用 60 进制计数器，每累计 60 分钟，发出一个“时脉冲”信号，该信号将被送到“时计数器”。“时计数器”采用 24 进制计时器，可实现对一天 24 小时的累计。将“时”、“分”、“秒”计数器的输出值经七段显示译码器译码，通过八位 LED七段显示器显示出来，显示格式为“时分秒”。通过 Set 和 Up 按键对“时”、“分”、“秒”显示数字进行校对调整，Set 键循环控制工作模式，即“正常显示”、“时设置”、“分设置”、“秒设置”的循环控制，在设置工作模式时，被设置相应数字

10、按 1 秒速率闪烁，其它数字不变。Up 键实现调整状态时相应时间的快速加“1”以实现时间校准。2、系统时钟和复位规划：本设计采用一个全局时钟 clk 和复位 reset。3、顶层模块划分及模块功能说明 系统分为 5 个模块，Freq_div 模块，Clock_cnt 模块，Clock_ctl 模块，Key_ctl模块和 Display 模块。系统框图如图 4-1 所示，图 4-2 是顶层模块设计。输入信号：clk：系统时钟；reset：系统复位；set：工作模式选择按键；up：调时按键；输出信号：d_col7:0:八位 LED动态选择；d_out7:0:LED 显示数据；现各阶段的设计内容初步

11、掌握规范的数字系统设计方法并实践二实验要求系统概述设计一个用段显示器显示的小时制数字钟系统目标用个显示时间如点分秒显示为设置个按键按键用于工作模式选择按键用于设置数值可选按键循环设 工作模式时按键一次被设置相应数字增加加到最大值后再加返回如小时加到后再加就返回分和秒加到后再加返回系统设计依据外部输入时钟为通过分频产生秒脉冲信号用模计数器对其计数产生分脉冲信号对分脉冲用模计数器对其计 校时电路通过两个外部异步按键对时分秒显示数字进行校对调整系统实现要求考试资料要求用实验平台芯片与封装选择本设计用实现脚封装输入输出为电平系统验证及测试要求用实验平台搭建模拟测试平台测试测试验证数字钟实现-.-考试资

12、料 Clock_cntClock_ctlFreq_divKey_ctlDisplaykey_clkset_enup_ens_clkscan_clkh_data7:0m_data7:0s_data7:0h_setm_sets_setresetclksetupd_out7:0d_col7:0 图 4-1 系统框图 VCCclk INPUTVCCset INPUTVCCup INPUTVCCrst_n INPUTd_out7.0 OUTPUTd_ctl7.0 OUTPUTFreq_divinst1clk INP UTrst_n INP UTscan_clk OUTP UTs_clk OUTP UTk

13、ey_clk OUTP UTI/O TypeKey_ctlinstclk INP UTset INP UTup INP UTkey_clk INP UTrst_n INP UTup_en OUTP UTset_en OUTP UTI/O TypeDisplayinst4clk INP UTscan_clk INP UTrst_n INP UTh_data7.0 INP UTm_data7.0INP UTs_data7.0 INP UTd_ctl7.0 OUTP UTd_out7.0OUTP UTI/O TypeClock_cntinst3clk INP UTh_set INP UTm_set

14、INP UTs_set INP UTup_en INP UTrst_n INP UTs_clk INP UTh_data7.0 OUTP UTm_data7.0 OUTP UTI/O.Type.Clock_ctlinst2clk INP UTrst_n INP UTset_en INP UTh_set OUTP UTm_set OUTP UTs_set OUTP UTI/O Type 图 4-2 顶层模块设计 4、每个模块详细功能说明，信号定义及时序定义（1）Freq_div 模块：将 40M Hz 的系统时钟进行分频产生三种时钟使能信号：scan_clk(1khz)、key_clk(100h

15、z)、s_clk(1hz)。输入信号：现各阶段的设计内容初步掌握规范的数字系统设计方法并实践二实验要求系统概述设计一个用段显示器显示的小时制数字钟系统目标用个显示时间如点分秒显示为设置个按键按键用于工作模式选择按键用于设置数值可选按键循环设 工作模式时按键一次被设置相应数字增加加到最大值后再加返回如小时加到后再加就返回分和秒加到后再加返回系统设计依据外部输入时钟为通过分频产生秒脉冲信号用模计数器对其计数产生分脉冲信号对分脉冲用模计数器对其计 校时电路通过两个外部异步按键对时分秒显示数字进行校对调整系统实现要求考试资料要求用实验平台芯片与封装选择本设计用实现脚封装输入输出为电平系统验证及测试要求

16、用实验平台搭建模拟测试平台测试测试验证数字钟实现-.-考试资料 clk：系统时钟 rst_n：复位信号 输出信号：scan_clk：数码管扫描频率 key_clk：按键采样频率 s_clk：1s 时钟信号（2）Key_ctl 模块：完成对按键的同步、去抖功能，输出稳定的按键信号set_en、up_en。输入信号：clk：系统时钟 rst_n：复位信号 set：模式设置按键 up：计数值加按键 输出信号：Set_en：模式设置使能信号 up_en：按键加使能信号（3）Clock_ctl模块：通过 set_en 信号对“正常显示”、“时设置”、“分设置”、“秒设置”模式的循环控制，并产生设置信号

17、h_set（时）、m_set（分）、s_set（秒）供 Clock_cnt 使用。输入信号：Clk：系统时钟；reset：复位信号；set_en:工作模式选择信号；输出信号：H_set:时设置使能信号；M_set:分设置使能信号，S_set:秒设置使能信号；状态机信号：Normal:正常显示状态；Hour_set：时设置状态；Minute_set：分设置状态；Second_set：秒设置状态。现各阶段的设计内容初步掌握规范的数字系统设计方法并实践二实验要求系统概述设计一个用段显示器显示的小时制数字钟系统目标用个显示时间如点分秒显示为设置个按键按键用于工作模式选择按键用于设置数值可选按键循环设

18、工作模式时按键一次被设置相应数字增加加到最大值后再加返回如小时加到后再加就返回分和秒加到后再加返回系统设计依据外部输入时钟为通过分频产生秒脉冲信号用模计数器对其计数产生分脉冲信号对分脉冲用模计数器对其计 校时电路通过两个外部异步按键对时分秒显示数字进行校对调整系统实现要求考试资料要求用实验平台芯片与封装选择本设计用实现脚封装输入输出为电平系统验证及测试要求用实验平台搭建模拟测试平台测试测试验证数字钟实现-.-考试资料（4）Clock_cnt 模块：完成数字钟的正常显示和数字钟的时、分、秒的校时，在校时模式下，通过 ctl 信号控制 LED的闪烁，也就是间隔 1s 输出时间数据。输入信号：Clk

19、：系统时钟 reset：复位信号；up_en:校时信号 s_clk：1 秒脉冲信号；h_set:时设置使能信号；m_set:分设置使能信号，s_set:秒设置使能信号；输出信号：h_data：时输出信号；m_data：分输出信号；s_data：秒输出信号；（5）Display 模块：LED的动态显示，显示格式“时 分 秒”。输入信号：reset：复位信号；clk：系统时钟信号 scan_clk：数码管扫描信号 h_data：时信号；m_data：分信号；s_data：秒信号；输出信号：d_col：数码管的位选择信号 d_out：译码后驱动数码管信号 五、系统设计仿真及测试方案 A、采用 Qua

20、rtusii 和 Modelsim 的功能仿真，采用 Quartusii 的时序仿真分析，验证设计的正确性。B、在 Mars-EP1C3-EDA实验平台上实现本设计，并测试其正确性。具体方现各阶段的设计内容初步掌握规范的数字系统设计方法并实践二实验要求系统概述设计一个用段显示器显示的小时制数字钟系统目标用个显示时间如点分秒显示为设置个按键按键用于工作模式选择按键用于设置数值可选按键循环设 工作模式时按键一次被设置相应数字增加加到最大值后再加返回如小时加到后再加就返回分和秒加到后再加返回系统设计依据外部输入时钟为通过分频产生秒脉冲信号用模计数器对其计数产生分脉冲信号对分脉冲用模计数器对其计 校时

21、电路通过两个外部异步按键对时分秒显示数字进行校对调整系统实现要求考试资料要求用实验平台芯片与封装选择本设计用实现脚封装输入输出为电平系统验证及测试要求用实验平台搭建模拟测试平台测试测试验证数字钟实现-.-考试资料 案如图 4-3 所示。EP1C3TKEY1KEY2d_col7:0d_out7:0八位数码管实时显示时间格式“时分秒”KEY1 和 KEY2 分别表示 set、up键 图 4-3 C、实验板信号定义 本设计 信号名 实验板 信号名 FPGA引脚 备注 本设计 信号名 实验板 信号名 FPGA引脚 备注 d_out0 display7 p5 低显 dp 段 d_col2 Dis_A6

22、P10 低显示 d_out1 display6 p4 低显 g 段 d_col3 Dis_A5 P7 低显示 d_out2 display5 p3 低显 f 段 d_col4 Dis_A4 P6 低显示 d_out3 display4 p2 低显 e 段 d_col5 Dis_A3 P11 低显示 d_out4 display3 p1 低显 d 段 d_col6 Dis_A2 P26 低显示 d_out5 display2 p143 低显 c 段 d_col7 Dis_A1 P27 低显示 d_out6 display1 p141 低显 b 段 set KEY1 p107 按下为低 d_out

23、7 display0 p142 低显 a 段 up KEY2 p106 按下为低 d_col0 Dis_A8 P31 低显示 clk CLK_40M p16 40M 时钟 d_col1 Dis_A7 P28 低显示 reset SYS_RST p144 低复位 表 4-1 六、模块详细设计及功能仿真 现各阶段的设计内容初步掌握规范的数字系统设计方法并实践二实验要求系统概述设计一个用段显示器显示的小时制数字钟系统目标用个显示时间如点分秒显示为设置个按键按键用于工作模式选择按键用于设置数值可选按键循环设 工作模式时按键一次被设置相应数字增加加到最大值后再加返回如小时加到后再加就返回分和秒加到后再加

24、返回系统设计依据外部输入时钟为通过分频产生秒脉冲信号用模计数器对其计数产生分脉冲信号对分脉冲用模计数器对其计 校时电路通过两个外部异步按键对时分秒显示数字进行校对调整系统实现要求考试资料要求用实验平台芯片与封装选择本设计用实现脚封装输入输出为电平系统验证及测试要求用实验平台搭建模拟测试平台测试测试验证数字钟实现-.-考试资料 1、Freq_div 模块设计及功能仿真：（1）模块设计 分频电路的原理：分频电路实际上就是一个计数器，根据系统提供的时钟频率和你所需的时钟频率计算出计数的值，当计数值达到设置的值时，使输出变化一次。系统提供的时钟频率为 40MHz，该模块包括三个分频电路：原理如图 2-

25、4所示。第一步：将系统时钟 40_000 分频产生 1KHz信号 scan_clk；第二步：将 1KHz进行 10 分频产生 100Hz 信号 key_clk；第三步：将 100Hz 进行 100 分频产生 1Hz 信号 s_clk。模 40_000计数器模 10计数器模 100计数器clkreset1KHz（scan_clk）100Hz（key_clk）1Hz（s_clk）1KHz 100Hz 图 6-1（2）功能仿真 为了减小仿真时间和难度，把分频值改小进行仿真。设置 clk 周期为 2ns。设置对 clk 进行 4 分频产生 scan_clk；设置对 scan_clk 进行 3 分频产生

26、 key_clk；设置对 key_clk进行 5 分频产生 s_clk。现各阶段的设计内容初步掌握规范的数字系统设计方法并实践二实验要求系统概述设计一个用段显示器显示的小时制数字钟系统目标用个显示时间如点分秒显示为设置个按键按键用于工作模式选择按键用于设置数值可选按键循环设 工作模式时按键一次被设置相应数字增加加到最大值后再加返回如小时加到后再加就返回分和秒加到后再加返回系统设计依据外部输入时钟为通过分频产生秒脉冲信号用模计数器对其计数产生分脉冲信号对分脉冲用模计数器对其计 校时电路通过两个外部异步按键对时分秒显示数字进行校对调整系统实现要求考试资料要求用实验平台芯片与封装选择本设计用实现脚封

27、装输入输出为电平系统验证及测试要求用实验平台搭建模拟测试平台测试测试验证数字钟实现-.-考试资料 图 6-2 有图知，scan_clk 周期为：8ns=4Tclk。key_clk周期为：24ns=3Tscan_clk。S_clk 周期为：120ns=5Tkey_clk=。分频功能正确。2、Key_ctl模块设计及功能仿真 该模块主要功能是对异步的按键信号同步处理，并消除按键抖动。原理：先用 D 触发器打两级，然后间隔 10ms（key_clk有效）采样，把两次采样值相与，比较两次采样值是否同一，由于直接由触发器输出的信号时间宽度可能过长，所以在触发器后再接一级同步化电路，保证每次输出的有效信号

28、只占有一个时钟周期的宽度。图 6-3 是 set 按键的同步消抖处理电路，up 的原理与其相同。（1）模块设计 setrst_nclkkey_clkset_en 图 6-3 Set 按键消抖原理（2）功能仿真 现各阶段的设计内容初步掌握规范的数字系统设计方法并实践二实验要求系统概述设计一个用段显示器显示的小时制数字钟系统目标用个显示时间如点分秒显示为设置个按键按键用于工作模式选择按键用于设置数值可选按键循环设 工作模式时按键一次被设置相应数字增加加到最大值后再加返回如小时加到后再加就返回分和秒加到后再加返回系统设计依据外部输入时钟为通过分频产生秒脉冲信号用模计数器对其计数产生分脉冲信号对分脉冲

29、用模计数器对其计 校时电路通过两个外部异步按键对时分秒显示数字进行校对调整系统实现要求考试资料要求用实验平台芯片与封装选择本设计用实现脚封装输入输出为电平系统验证及测试要求用实验平台搭建模拟测试平台测试测试验证数字钟实现-.-考试资料 图 6-4 有图 6-4 知，按键 set 的前沿抖动时间为 120ns，后沿抖动时间为 130ns，按键的稳定时间为 540ns，故可设置采样间隔为 200ns，有 set_en 波形可知，当两次的采样信号结果相同时，这时输出信号才可能发生变化，对应的按键的稳定闭合或断开，当两次的采样信号结果不同时，认为输入的信号为抖动信号，这时电路输出维持原状态不变，同时由

30、于有同步化的处理，输出信号的高电平宽度只为系统时钟的一个周期。3、Clcok_ctl模块设计及功能仿真（1）模块算法设计 现各阶段的设计内容初步掌握规范的数字系统设计方法并实践二实验要求系统概述设计一个用段显示器显示的小时制数字钟系统目标用个显示时间如点分秒显示为设置个按键按键用于工作模式选择按键用于设置数值可选按键循环设 工作模式时按键一次被设置相应数字增加加到最大值后再加返回如小时加到后再加就返回分和秒加到后再加返回系统设计依据外部输入时钟为通过分频产生秒脉冲信号用模计数器对其计数产生分脉冲信号对分脉冲用模计数器对其计 校时电路通过两个外部异步按键对时分秒显示数字进行校对调整系统实现要求考

31、试资料要求用实验平台芯片与封装选择本设计用实现脚封装输入输出为电平系统验证及测试要求用实验平台搭建模拟测试平台测试测试验证数字钟实现-.-考试资料 NormalRst_nSet_enHour_seth_set=0;m_set=0;s_set=0;h_set=1;m_set=0;s_set=0;01Set_en0Minute_seth_set=0;m_set=1;s_set=0;1Set_en0Second_seth_set=0;m_set=0;s_set=1;1Set_en0 1正常显示时设置分设置秒设置 图 4-7 现各阶段的设计内容初步掌握规范的数字系统设计方法并实践二实验要求系统概述设计

32、一个用段显示器显示的小时制数字钟系统目标用个显示时间如点分秒显示为设置个按键按键用于工作模式选择按键用于设置数值可选按键循环设 工作模式时按键一次被设置相应数字增加加到最大值后再加返回如小时加到后再加就返回分和秒加到后再加返回系统设计依据外部输入时钟为通过分频产生秒脉冲信号用模计数器对其计数产生分脉冲信号对分脉冲用模计数器对其计 校时电路通过两个外部异步按键对时分秒显示数字进行校对调整系统实现要求考试资料要求用实验平台芯片与封装选择本设计用实现脚封装输入输出为电平系统验证及测试要求用实验平台搭建模拟测试平台测试测试验证数字钟实现-.-考试资料（2）、功能仿真 有图可知，复位状态后进入：“正常显

33、示”状态，输出控制信号：h_set=0，m_set=0，s_set=0；此后 set_en 按键每按一次状态发生一次变化，从“正常显示”“时设置”“分设置”“秒设置”这样循环变化，并输出相应控制信号，“时设置”状态下输出控制信号：h_set=1，m_set=0，s_set=0；“分设置”状态下输出控制信号：h_set=0，m_set=1，s_set=0；“秒设置”状态下输出控制信号：h_set=0，m_set=0，s_set=1。工作模式转换和输出都正确。4、Clock_cnt 计数模块设计及功能仿真（1）模块算法设计 时设置闪烁算法流程图 s_data=8b1111_1111ctl2 s_d

34、ata=hourRst_n当处于“正常模式”时 ctl2=0,处于“时设置”模式时，间隔 1s取反ctl2=ctl2,4 b1111译码后输出 81111_1111，因 LED为低显，所以LED的所有段都不亮,实现闪烁。01“分设置”、“秒设置”闪烁原理和“时设置原理一样”。正常显示算法流程图：采用 BCD 码计数，秒计计数值满之后向分进一位，让秒值清零，否则秒值现各阶段的设计内容初步掌握规范的数字系统设计方法并实践二实验要求系统概述设计一个用段显示器显示的小时制数字钟系统目标用个显示时间如点分秒显示为设置个按键按键用于工作模式选择按键用于设置数值可选按键循环设 工作模式时按键一次被设置相应数

35、字增加加到最大值后再加返回如小时加到后再加就返回分和秒加到后再加返回系统设计依据外部输入时钟为通过分频产生秒脉冲信号用模计数器对其计数产生分脉冲信号对分脉冲用模计数器对其计 校时电路通过两个外部异步按键对时分秒显示数字进行校对调整系统实现要求考试资料要求用实验平台芯片与封装选择本设计用实现脚封装输入输出为电平系统验证及测试要求用实验平台搭建模拟测试平台测试测试验证数字钟实现-.-考试资料 自身加 1，分计数值满之后向时进一位，让分值清零，否则分值加 1，时计数值满之后，时清零，重新回到秒计数，这样循环执行。Hour=0;min=0;sec=0;ctl=3d0Rst_nh_set=0&m_set

36、=0&s_set=0s_clk0Sec=8h591Sec=8h01min=8h59min=8h01hour=8h23hour=8h01ctl=3d0Sec3:0=4d90Sec3:0=4d0;sec7:4=sec7:4+11Sec3:0=sec3:0+10min3:0=4d90min3:0=4d0;min7:4=min7:4+11min3:0=min3:0+10hour3:0=4d90hour3:0=4d0;hour7:4=hour7:4+110hour3:0=hour3:0+110正常计数判断秒计数是否到 59判断分计数是否到 59判断时计数是否到 23 图 4-11 时设置算法流程图：现各

37、阶段的设计内容初步掌握规范的数字系统设计方法并实践二实验要求系统概述设计一个用段显示器显示的小时制数字钟系统目标用个显示时间如点分秒显示为设置个按键按键用于工作模式选择按键用于设置数值可选按键循环设 工作模式时按键一次被设置相应数字增加加到最大值后再加返回如小时加到后再加就返回分和秒加到后再加返回系统设计依据外部输入时钟为通过分频产生秒脉冲信号用模计数器对其计数产生分脉冲信号对分脉冲用模计数器对其计 校时电路通过两个外部异步按键对时分秒显示数字进行校对调整系统实现要求考试资料要求用实验平台芯片与封装选择本设计用实现脚封装输入输出为电平系统验证及测试要求用实验平台搭建模拟测试平台测试测试验证数字

38、钟实现-.-考试资料 hour=0;min=0;sec=0;Sel=3d0Rst_nh_set=1&m_set=0&s_set=0hour=8h23hour=8h01hour3:0=4d90hour3:0=4d0;hour7:4=hour7:4+110hour3:0=hour3:0+1Up_en101ctl2=ctl2ctl1:0=2b00s_clk1时设置有效判断按键是否按下 图 4-8 分设置和秒设置算法流程和时设置流程类似。（2）功能仿真 设置复位后时间初值为“23 45 09”。“正常显示”：设置 h_set=0，m_set=0，s_set=0；现各阶段的设计内容初步掌握规范的数字系统

39、设计方法并实践二实验要求系统概述设计一个用段显示器显示的小时制数字钟系统目标用个显示时间如点分秒显示为设置个按键按键用于工作模式选择按键用于设置数值可选按键循环设 工作模式时按键一次被设置相应数字增加加到最大值后再加返回如小时加到后再加就返回分和秒加到后再加返回系统设计依据外部输入时钟为通过分频产生秒脉冲信号用模计数器对其计数产生分脉冲信号对分脉冲用模计数器对其计 校时电路通过两个外部异步按键对时分秒显示数字进行校对调整系统实现要求考试资料要求用实验平台芯片与封装选择本设计用实现脚封装输入输出为电平系统验证及测试要求用实验平台搭建模拟测试平台测试测试验证数字钟实现-.-考试资料 有图可知，“正

40、常显示”状态下，不管 up_en 是否按下，时、分、秒的计数都正确。“时设置”：设置 h_set=1，m_set=0，s_set=0；有图知，“时设置”状态下，按键按下一次 h_data 加 1，并间隔一个 s_clk 周期，输出时计数值 h_data，功能正确“分设置”：设置 h_set=0，m_set=1，s_set=0；有图知，“分设置”状态下，按键按下一次 m_data 加 1，并间隔一个 s_clk周期，输出分计数值 m_data，功能正确“秒设置”：设置 h_set=0，m_set=0，s_set=1；现各阶段的设计内容初步掌握规范的数字系统设计方法并实践二实验要求系统概述设计一个

41、用段显示器显示的小时制数字钟系统目标用个显示时间如点分秒显示为设置个按键按键用于工作模式选择按键用于设置数值可选按键循环设 工作模式时按键一次被设置相应数字增加加到最大值后再加返回如小时加到后再加就返回分和秒加到后再加返回系统设计依据外部输入时钟为通过分频产生秒脉冲信号用模计数器对其计数产生分脉冲信号对分脉冲用模计数器对其计 校时电路通过两个外部异步按键对时分秒显示数字进行校对调整系统实现要求考试资料要求用实验平台芯片与封装选择本设计用实现脚封装输入输出为电平系统验证及测试要求用实验平台搭建模拟测试平台测试测试验证数字钟实现-.-考试资料 有图知，“秒设置”状态下，按键按下一次 s_data

42、加 1，并间隔一个 s_clk 周期，输出时计数值 s_data，功能正确。5、display 显示模块设计及功能仿真（1）模块设计 现各阶段的设计内容初步掌握规范的数字系统设计方法并实践二实验要求系统概述设计一个用段显示器显示的小时制数字钟系统目标用个显示时间如点分秒显示为设置个按键按键用于工作模式选择按键用于设置数值可选按键循环设 工作模式时按键一次被设置相应数字增加加到最大值后再加返回如小时加到后再加就返回分和秒加到后再加返回系统设计依据外部输入时钟为通过分频产生秒脉冲信号用模计数器对其计数产生分脉冲信号对分脉冲用模计数器对其计 校时电路通过两个外部异步按键对时分秒显示数字进行校对调整系

43、统实现要求考试资料要求用实验平台芯片与封装选择本设计用实现脚封装输入输出为电平系统验证及测试要求用实验平台搭建模拟测试平台测试测试验证数字钟实现-.-考试资料 d_col=8b1111_1110Rst_nled=s_data3:0scan_clkd_col=8b1111_1101led=s_data7:4scan_clk100d_col=8b1111_1011Led=4b1010scan_clk10d_col=8b1111_0111led=m_data3:0scan_clk10d_col=8b1110_1111led=m_data7:4scan_clkd_col=8b1101_1111led=

44、4b1010scan_clk100d_col=8b1011_1111led=h_data3:0scan_clk10d_col=8b0111_1111led=h_data7:4scan_clk1011显示秒低四位显示秒高四位显示分低四位显示分高四位显示“”显示时低四位显示时高四位显示“”显示原理：用 1ms 的扫描信号循环控制数码的某一位有效，在相应为有效时现各阶段的设计内容初步掌握规范的数字系统设计方法并实践二实验要求系统概述设计一个用段显示器显示的小时制数字钟系统目标用个显示时间如点分秒显示为设置个按键按键用于工作模式选择按键用于设置数值可选按键循环设 工作模式时按键一次被设置相应数字增加加

45、到最大值后再加返回如小时加到后再加就返回分和秒加到后再加返回系统设计依据外部输入时钟为通过分频产生秒脉冲信号用模计数器对其计数产生分脉冲信号对分脉冲用模计数器对其计 校时电路通过两个外部异步按键对时分秒显示数字进行校对调整系统实现要求考试资料要求用实验平台芯片与封装选择本设计用实现脚封装输入输出为电平系统验证及测试要求用实验平台搭建模拟测试平台测试测试验证数字钟实现-.-考试资料 输出数据经译码后驱动数码管，比如：d_col=8 b1111_1110,8 位数码管的最低位有效，此时将秒的低四位数据（s_data3:0）译码，驱动数码管，若此时s_data3:0=4 d9=4 b1001,数码管

46、此时将显示“9”。数码管译码表：led led显示编码（d_out）4b0000 8b0000_0011 4b0001 8b1001_1111 4b0010 8b0010_0101 4b0011 8b0000_1101 4b0100 8b1001_1001 4b0101 8b0100_1001 4b0110 8b0100_0001 4b0111 8b0001_1111 4b1000 8b0000_0001 4b1001 8b0001_1001 4b1010 8b1111_1101 4b1111 8b1111_1111 说明：4b1010，经译码后显示“”，4b1111，经译码后，LED 不亮。

47、（2）功能仿真 现各阶段的设计内容初步掌握规范的数字系统设计方法并实践二实验要求系统概述设计一个用段显示器显示的小时制数字钟系统目标用个显示时间如点分秒显示为设置个按键按键用于工作模式选择按键用于设置数值可选按键循环设 工作模式时按键一次被设置相应数字增加加到最大值后再加返回如小时加到后再加就返回分和秒加到后再加返回系统设计依据外部输入时钟为通过分频产生秒脉冲信号用模计数器对其计数产生分脉冲信号对分脉冲用模计数器对其计 校时电路通过两个外部异步按键对时分秒显示数字进行校对调整系统实现要求考试资料要求用实验平台芯片与封装选择本设计用实现脚封装输入输出为电平系统验证及测试要求用实验平台搭建模拟测试

48、平台测试测试验证数字钟实现-.-考试资料 设置时间初值为“234509”，控制数码管位选择的信号 d_col 复位状态后为“8 b1111_1110”，然后在扫描频率作用下位选信号循环左移，并输出相应的时间数据译码值，从“秒低四位”“秒高四位”“”“分低四位”“分高四位”“”“时第四位”“时高四位”这样循环送出数据。显示数据正确。七、系统功能仿真 计数初始设置：设置系统复位后时间初值为“234509”；分频设置：设置 clk 周期为 2ns。设置对 clk 进行 5 分频产生 scan_clk；设置对 scan_clk 进行 5 分频产生 key_clk；设置对 key_clk进行 4 分频产

49、生 s_clk。（1）正常显示模式（2）设置模式 现各阶段的设计内容初步掌握规范的数字系统设计方法并实践二实验要求系统概述设计一个用段显示器显示的小时制数字钟系统目标用个显示时间如点分秒显示为设置个按键按键用于工作模式选择按键用于设置数值可选按键循环设 工作模式时按键一次被设置相应数字增加加到最大值后再加返回如小时加到后再加就返回分和秒加到后再加返回系统设计依据外部输入时钟为通过分频产生秒脉冲信号用模计数器对其计数产生分脉冲信号对分脉冲用模计数器对其计 校时电路通过两个外部异步按键对时分秒显示数字进行校对调整系统实现要求考试资料要求用实验平台芯片与封装选择本设计用实现脚封装输入输出为电平系统验

50、证及测试要求用实验平台搭建模拟测试平台测试测试验证数字钟实现-.-考试资料 时设置 分设置 秒设置 正常显示 时设置 有图可以知系统功能正确。八、系统综合实现及静态时序分析 综合后的 RTL级电路 静态时序分析报告 设置建立时间为 1ns 九、实际系统测试 现各阶段的设计内容初步掌握规范的数字系统设计方法并实践二实验要求系统概述设计一个用段显示器显示的小时制数字钟系统目标用个显示时间如点分秒显示为设置个按键按键用于工作模式选择按键用于设置数值可选按键循环设 工作模式时按键一次被设置相应数字增加加到最大值后再加返回如小时加到后再加就返回分和秒加到后再加返回系统设计依据外部输入时钟为通过分频产生秒